[0001]本申请基于2021年10月5日在韩国知识产权局提交的第10-2021-0131972号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全部包含于此。 技术领域 [0002]发明构思涉及半导体封装件。 背景技术 [0003]需要增大半导体芯片的存储容量，并且同时，包括半导体芯片的半导体封装件薄且轻。此外，存在对在半导体封装件中包括具有各种功能的半导体芯片进行研究以及对更快地驱动半导体芯片进行研究的趋势。响应于这种趋势，正在积极进行对减小半导体封装件的尺寸的研究以及对改善半导体封装件的操作性能的研究。 发明内容 [0004]发明构思提供了薄且轻的半导体封装件。 [0005]此外，发明构思提供了能够快速地检测和校正数据的错误的半导体封装件。 [0006]此外，发明构思提供了其中改善数据处理性能并且降低数据处理所需的电力的半导体封装件。 [0007]根据发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括：半导体结构，包括：第一接合半导体芯片，包括位于其上部中的第一有源层；第二接合半导体芯片，位于第一接合半导体芯片上，第二接合半导体芯片包括位于其下部中以面对第一有源层的第二有源层，并且第二接合半导体芯片在水平方向上的剖面面积小于第一接合半导体芯片在水平方向上的剖面面积；芯片连接垫，位于第一接合半导体芯片与第二接合半导体芯片之间；以及线接合垫，位于第一接合半导体芯片上且位于第二接合半导体芯片外侧；第一堆叠半导体芯片，位于半导体结构上，并且包括位于其上表面上的第一芯片垫；第二堆叠半导体芯片，位于第一堆叠半导体芯片上以暴露第一芯片垫，并且包括位于其上表面上的第二芯片垫；以及接合线，被配置为将线接合垫与第一芯片垫、线接合垫与第二芯片垫和第一芯片垫与第二芯片垫中的至少一组连接。 [0008]根据发明构思的另一方面，提供了一种半导体封装件，所述半导体封装件包括：半导体结构，包括：第一接合半导体芯片，包括位于其上部中的第一有源层；第二接合半导体芯片，位于第一接合半导体芯片上，第二接合半导体芯片包括位于其下部中以面对第一有源层的第二有源层，并且第二接合半导体芯片在水平方向上的剖面面积与第一接合半导体芯片在水平方向上的剖面面积相同；多个芯片连接垫，位于第一接合半导体芯片与第二接合半导体芯片之间；线接合垫，位于第二接合半导体芯片上；以及上穿透电极，被配置为在竖直方向上穿透第二接合半导体芯片的至少一部分，以将多个芯片连接垫中的至少任意一个连接到线接合垫；第一堆叠半导体芯片，位于半导体结构上，并且包括位于其上表面上的第一芯片垫；第二堆叠半导体芯片，位于第一堆叠半导体芯片上以暴露第一芯片垫，并且包括位于其上表面上的第二芯片垫；以及接合线，被配置为将线接合垫与第一芯片垫连接、将线接合垫与第二芯片垫连接和/或将第一芯片垫与第二芯片垫连接。 [0009]根据发明构思的另一方面，提供了一种半导体封装件，所述半导体封装件包括：半导体结构，包括：第一接合半导体芯片，包括位于其上部中的第一有源层；第二接合半导体芯片，位于第一接合半导体芯片上，第二接合半导体芯片包括位于其下部中以面对第一有源层的第二有源层，并且第二接合半导体芯片在水平方向上的剖面面积小于第一接合半导体芯片在水平方向上的剖面面积；芯片连接垫，位于第一接合半导体芯片与第二接合半导体芯片之间；线接合垫，位于第一接合半导体芯片上且位于第二接合半导体芯片的外侧；以及下穿透电极，被配置为在竖直方向上穿透第一接合半导体芯片的至少一部分，并且连接到芯片连接垫；再分布结构，布置在半导体结构下方，再分布结构包括：再分布绝缘层，支撑半导体结构；以及再分布图案，在再分布绝缘层中延伸并且连接到下穿透电极；第一堆叠半导体芯片，位于半导体结构上并且包括位于其上表面上的第一芯片垫；第二堆叠半导体芯片，位于第一堆叠半导体芯片上以暴露第一芯片垫，并且包括位于其上表面上的第二芯片垫；以及接合线，被配置为将线接合垫与第一芯片垫、线接合垫与第二芯片垫和第一芯片垫与第二芯片垫中的至少一组连接。 [0010]根据示例实施例的半导体封装件包括通过将第一接合半导体芯片与第二接合半导体芯片接合而形成的半导体结构。此外，半导体结构的第一接合半导体芯片在其中包括纠错码(ECC)电路和频率提升接口(FBI)电路。因此，包括该半导体结构的半导体封装件不包括用于ECC电路和FBI电路的单独的半导体芯片，因此该半导体封装件可以薄且轻。 [0011]此外，因为根据示例实施例的半导体封装件的第一接合半导体芯片在其中包括ECC电路，所以可以迅速地执行对位于半导体结构上的多个堆叠半导体芯片的数据错误的检测和校正。 [0012]此外，因为根据示例实施例的半导体封装件的第一接合半导体芯片在其中包括ECC电路，所以可以改善位于半导体结构上的多个堆叠半导体芯片的数据处理性能。 附图说明 [0013]根据以下结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中： [0014]图1是根据示例实施例的半导体封装件的剖视图； [0015]图2是图1中的第一半导体结构中的区域A的放大图； [0016]图3是图2中所示的第一半导体结构的平面图； [0017]图4是根据示例实施例的半导体封装件的剖视图； [0018]图5是根据示例实施例的半导体封装件的剖视图； [0019]图6是根据示例实施例的半导体封装件的剖视图； [0020]图7是图6中的第二半导体结构中的区域B的平面图； [0021]图8是根据示例实施例的半导体封装件的剖视图； [0022]图9是根据对比示例的半导体封装件的剖视图； [0023]图10是根据对比示例的半导体装置的平面图； [0024]图11是根据示例实施例的半导体装置的平面图； [0025]图12是根据示例实施例的半导体封装件的剖视图； [0026]图13是根据示例实施例的形成第一半导体结构的操作的图； [0027]图14是根据示例实施例的使第一半导体结构个体化的操作的图； [0028]图15是根据示例实施例的将第一半导体结构附着到封装基底的操作的图； [0029]图16是根据示例实施例的将第一堆叠半导体芯片和第二堆叠半导体芯片安装在第一半导体结构上的操作的图； [0030]图17是根据示例实施例的形成接合线的操作的图； [0031]图18是根据示例实施例的将第三堆叠半导体芯片和第四堆叠半导体芯片安装在第二堆叠半导体芯片上的操作的图； [0032]图19是根据示例实施例的形成接合线的操作的图；并且 [0033]图20是根据示例实施例的在封装基底上形成模制层的操作的图。 具体实施方式 [0034]在下文中，将参照附图详细描述发明构思的实施例。 [0035]图1是根据示例实施例的半导体封装件10的剖视图。 [0036]参照图1，根据示例实施例的半导体封装件10可以包括第一半导体结构ST1、第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260、粘合层330、340、350和360以及接合线BW。此外，第一半导体结构ST1可以包括第一接合半导体芯片100、第二接合半导体芯片120、芯片连接垫(pad，或称为“焊盘”或“焊垫”)160、线接合垫180等。 [0037]第一半导体结构ST1可以包括第一接合半导体芯片100与第二接合半导体芯片120在其中接合的结构。在示例实施例中，可以通过使用裸片到晶圆接合(bonding)工艺来形成第一半导体结构ST1。例如，可以以晶圆级设置第一接合半导体芯片100，并且可以以裸片级设置第二接合半导体芯片120。在将以裸片级的第二接合半导体芯片120与以晶圆级的第一接合半导体芯片100接合之后，可以执行接合结构的个体化工艺。因此，可以形成发明构思的第一半导体结构ST1。 [0038]在下文中，水平方向可以被定义为与第一接合半导体芯片100的上表面和下表面延伸的方向平行的方向，并且竖直方向可以被定义为与第一接合半导体芯片100的上表面和下表面延伸的方向垂直的方向。 [0039]第一接合半导体芯片100可以包括布置在第二接合半导体芯片120下方的半导体芯片。在示例实施例中，第一接合半导体芯片100可以包括逻辑缓冲器芯片。第一接合半导体芯片100可以被配置为临时存储或处理由第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260提供的数据。 [0040]在示例实施例中，第一接合半导体芯片100可以不包括存储器单元。此外，第一接合半导体芯片100可以包括串行-并行转换电路、测试逻辑电路(诸如用于测试的设计(DFT)、联合测试行动组(JTAG)和存储器内建自测试(MBIST))以及信号接口电路(诸如物理层(PHY))。 [0041]此外，第一接合半导体芯片100可以在其中包括纠错码(ECC)电路。在示例实施例中，第一接合半导体芯片100可以被配置为对数据执行ECC编码和解码处理，因此执行对数据的错误进行检测和校正。 [0042]此外，第一接合半导体芯片100可以在其中包括频率提升接口(FBI)电路。在示例实施例中，第一接合半导体芯片100可以被配置为对数据信号的频率进行放大。 [0043]有源层100_AL可以形成在第一接合半导体芯片100的上部中。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120。 [0044]第一接合半导体芯片100的有源层100_AL可以包括多个单独的元件。例如，多个单独的元件可以包括各种微电子器件，例如，互补金属氧化物半导体(CMOS)晶体管、金属氧化物半导体场效应晶体管(MOSFET)、大规模集成电路(LSI)、诸如CMOS成像传感器(CIS)的图像传感器、微电子机械系统(MEMS)、有源器件、无源器件等。 [0045]第二接合半导体芯片120可以包括安装在第一接合半导体芯片100上并且连接到第一接合半导体芯片100的半导体芯片。在示例实施例中，第二接合半导体芯片120可以包括包含存储器单元的存储器半导体芯片。 [0046]有源层120_AL可以形成在第二接合半导体芯片120的下部中。换言之，第二接合半导体芯片120的有源层120_AL可以面对第一接合半导体芯片100。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120的有源层120_AL。此外，第二接合半导体芯片120的有源层120_AL可以包括多个单独的元件。 [0047]芯片连接垫160可以布置在第一接合半导体芯片100与第二接合半导体芯片120之间，并且可以是被配置为将第一接合半导体芯片100电连接到第二接合半导体芯片120的垫。 [0048]在示例实施例中，芯片连接垫160可以将第一接合半导体芯片100的有源层100_AL中的多个单独的元件电连接到第二接合半导体芯片120的有源层120_AL中的多个单独的元件。 [0049]线接合垫180可以布置在第一接合半导体芯片100上。线接合垫180可以在第一接合半导体芯片100上布置为位于第二接合半导体芯片120的外侧。 [0050]第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260可以在竖直方向上堆叠在第一半导体结构ST1上。在示例实施例中，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260可以包括在它们的上部中的有源层。换言之，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的有源层可以面对它们的上侧。 [0051]此外，第一芯片垫至第四芯片垫235、245、255和265可以分别布置在第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260上。此外，第一芯片垫至第四芯片垫235、245、255和265可以分别电连接到第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的有源层中的多个单独的元件。 [0052]在示例实施例中，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260可以以Z字形(zigzag)结构堆叠在第一半导体结构ST1上。例如，第二堆叠半导体芯片240可以安装在第一堆叠半导体芯片230上，使得第一堆叠半导体芯片230的第一芯片垫235暴露，第三堆叠半导体芯片250可以安装在第二堆叠半导体芯片240上，使得第二堆叠半导体芯片240的第二芯片垫245暴露，并且第四堆叠半导体芯片260可以安装在第三堆叠半导体芯片250上，使得第三堆叠半导体芯片250的第三芯片垫255暴露。 [0053]在示例实施例中，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260之中布置在距第一半导体结构ST1的第二接合半导体芯片120的中心最外侧的半导体芯片可以是第二堆叠半导体芯片240。换言之，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的堆叠方向可以以第二堆叠半导体芯片240作为参考而改变。 [0054]在示例实施例中，第二堆叠半导体芯片240在竖直方向上的长度(即，厚度)可以大于第一堆叠半导体芯片230、第三堆叠半导体芯片250和第四堆叠半导体芯片260在竖直方向上的长度。因此，可以改善发明构思的半导体封装件10的结构可靠性。 [0055]粘合层330、340、350和360可以分别将第一堆叠半导体芯片230固定在第一半导体结构ST1上，将第二堆叠半导体芯片240固定在第一堆叠半导体芯片230上，将第三堆叠半导体芯片250固定在第二堆叠半导体芯片240上，将第四堆叠半导体芯片260固定在第三堆叠半导体芯片250上。 [0056]在示例实施例中，粘合层330、340、350和360可以包括裸片附着膜(DAF)。此外，粘合层330、340、350和360中的每个的侧表面可以分别与第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中的每个的侧表面在同一平面上。 [0057]接合线BW可以将第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260与第一芯片垫至第四芯片垫235、245、255和265分别互连，并且可以包括将第一芯片垫至第四芯片垫235、245、255和265中的至少一个连接到第一半导体结构ST1的线接合垫180的导电材料。 [0058]图2是图1中的第一半导体结构ST1中的区域A的放大图。 [0059]参照图2，第一半导体结构ST1可以包括第一接合半导体芯片100、第二接合半导体芯片120、芯片连接垫160和线接合垫180。 [0060]在示例实施例中，第一接合半导体芯片100可以包括缓冲区域100_BF、逻辑区域100_LG和输入/输出区域100_IO。 [0061]第一接合半导体芯片100的缓冲区域100_BF可以包括第一接合半导体芯片100的被配置为对从图1中的第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260传输的数据进行临时存储或处理的区域。 [0062]在示例实施例中，第一接合半导体芯片100的缓冲区域100_BF可以包括核部分(未示出)并且可以包括电路部分(未示出)，核部分临时存储从第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260传输的数据，电路部分包括用于驱动第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的外围电路。 [0063]在示例实施例中，缓冲区域100_BF可以形成在第一接合半导体芯片100的在竖直方向上与第二接合半导体芯片120叠置的部分中。 [0064]第一接合半导体芯片100的逻辑区域100_LG可以是第一接合半导体芯片100的包括ECC电路的区域。逻辑区域100_LG可以包括第一接合半导体芯片100的被配置为对从第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260传输的数据执行ECC编码和解码处理并因此对数据的错误进行检测和校正的区域。 [0065]在示例实施例中，逻辑区域100_LG可以布置在缓冲区域100_BF的侧部上。此外，逻辑区域100_LG可以在竖直方向上不与第二接合半导体芯片120叠置。 [0066]在示例实施例中，输入/输出区域100_IO可以是第一接合半导体芯片100的设置为用于数据信号的输入和输出的区域。此外，输入/输出区域100_IO可以包括用于对从第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260传输的数据信号的频率进行放大的FBI电路。 [0067]在示例实施例中，输入/输出区域100_IO可以设置在第一接合半导体芯片100的外围部分处，并且可以包括第一接合半导体芯片100的布置有线接合垫180的部分。 [0068]根据示例实施例的半导体封装件10可以包括第一接合半导体芯片100与第二接合半导体芯片120在其中接合的第一半导体结构ST1。此外，第一半导体结构ST1的第一接合半导体芯片100可以包括具有ECC电路的逻辑区域100_LG和具有FBI电路的输入/输出区域100_IO。 [0069]因此，包括第一半导体结构ST1的半导体封装件10可以不包括用于ECC电路和FBI电路的单独的半导体芯片，因此，半导体封装件10可以薄且轻。 [0070]此外，因为根据示例实施例的半导体封装件10的第一半导体结构ST1的第一接合半导体芯片100在其中包括ECC电路，所以可以迅速地执行对安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据错误的检测和校正。 [0071]此外，因为根据示例实施例的半导体封装件10的第一半导体结构ST1的第一接合半导体芯片100在其中包括FBI电路，所以可以改善安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据信号的速度。 [0072]图3是图2中所示的第一半导体结构ST1的平面图。 [0073]在示例实施例中，当在平面图中观看第一半导体结构ST1时，第二接合半导体芯片120在水平方向上的剖面面积可以小于第一接合半导体芯片100在水平方向上的剖面面积。此外，第二接合半导体芯片120在水平方向上的长度可以小于第一接合半导体芯片100在水平方向上的长度。因此，当在平面图中观看第一半导体结构ST1时，第一接合半导体芯片100的至少一部分可以从第二接合半导体芯片120的侧表面暴露。 [0074]在示例实施例中，当在平面图中观看第一半导体结构ST1时，第二接合半导体芯片120可以在第一接合半导体芯片100上布置为使得第二接合半导体芯片120的中心与第一接合半导体芯片100的中心以一定距离分开。当第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260以Z字形结构安装在第一半导体结构ST1上时，第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的重心可以靠近第一接合半导体芯片100的中心。因此，可以改善包括第一半导体结构ST1以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的半导体封装件(图1的10)的结构可靠性。 [0075]图4是根据示例实施例的半导体封装件15的剖视图。 [0076]参照图4，根据示例实施例的半导体封装件15可以包括第一半导体结构ST1、第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260、粘合层320、330、340、350和360、接合线BW、封装基底410、封装连接端子430、模制层470等。 [0077]在下文中，省略了图4的半导体封装件15与图1至图3的半导体封装件10的重复描述，并且主要描述它们之间的差异。 [0078]封装基底410可以支撑第一半导体结构ST1，并且可以包括电连接到第一半导体结构ST1以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的基底。 [0079]在示例实施例中，封装基底410可以包括印刷电路板(PCB)。例如，封装基底410可以包括多层PCB。 [0080]在示例实施例中，封装基底410可以包括基板层413、在基板层413的表面上延伸的布线图案415以及布置在基板层413上并且围绕布线图案415的基底绝缘层417。 [0081]基板层413可以包括酚醛树脂、环氧树脂和聚酰亚胺之中的至少一种材料。例如，基板层413可以包括阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、热固树脂、氰酸酯、聚酰亚胺和液晶聚合物之中的至少一种材料。 [0082]此外，布线图案415可以包括电沉积(ED)铜、轧制退火(RA)铜箔、不锈钢箔、铝箔、超薄铜箔、溅射铜、铜合金、镍、不锈钢或铍铜等。 [0083]此外，基底绝缘层417可以包括聚酰亚胺膜、聚酯膜、柔性阻焊层、光可成像覆盖层(PIC)、光可成像阻焊剂等。例如，基底绝缘层417可以经由通过使用丝网印刷方法或喷墨方法掺杂的热固性油墨的热固化来形成。然而，实施例不限于此，并且基底绝缘层417也可以通过层叠聚酰亚胺膜或聚酯膜来形成。 [0084]在示例实施例中，封装基底410的布线图案415可以经由接合线BW电连接到第一半导体结构ST1以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260。 [0085]在示例实施例中，第一半导体结构ST1可以通过粘合层320固定在封装基底410上。例如，粘合层320的侧表面可以与第一接合半导体芯片100的侧表面在同一平面上。 [0086]封装连接端子430可以附着到封装基底410，并且可以包括被配置为将封装基底410连接到外部装置的端子。例如，封装连接端子430可以电连接到布线图案415。 [0087]在示例实施例中，封装连接端子430可以包括金属材料，所述金属材料包括银(Ag)、铜(Cu)和铝(Al)中的任意一种。 [0088]模制层470可以布置在封装基底410上，并且围绕第一半导体结构ST1以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260。在示例实施例中，模制层470可以包括环氧模塑料(EMC)。然而，模制层470的材料不限于此。 [0089]根据示例实施例的半导体封装件15可以包括第一接合半导体芯片100与第二接合半导体芯片120在其中接合的第一半导体结构ST1。此外，第一半导体结构ST1的第一接合半导体芯片100可以包括具有ECC电路的逻辑区域100_LG和具有FBI电路的输入/输出区域100_IO。 [0090]因此，包括第一半导体结构ST1的半导体封装件15可以不包括用于ECC电路和FBI电路的单独的半导体芯片，因此，半导体封装件15可以薄且轻。 [0091]此外，因为根据示例实施例的半导体封装件15的第一半导体结构ST1的第一接合半导体芯片100在其中包括ECC电路，所以可以迅速地执行对安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据错误的检测和校正。 [0092]此外，因为根据示例实施例的半导体封装件15的第一半导体结构ST1的第一接合半导体芯片100在其中包括FBI电路，所以可以改善安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据信号的速度。 [0093]图5是根据实施例的半导体封装件20的剖视图。 [0094]参照图5，半导体封装件20可以包括多个堆叠半导体芯片510至575。此外，堆叠半导体芯片510至575的数量不限于如图5中所示。 [0095]此外，多个粘合层610至675可以分别附着到多个堆叠半导体芯片510至575的下部。例如，多个粘合层610至675可以分别布置在第一半导体结构ST1与第一堆叠半导体芯片510之间以及多个堆叠半导体芯片510至575之间。 [0096]此外，多个芯片垫710至775可以分别布置在多个堆叠半导体芯片510至575上。此外，多个芯片垫710至775可以分别电连接到多个堆叠半导体芯片510至575的有源层中的多个单独的元件。 [0097]在示例实施例中，多个堆叠半导体芯片510至575可以以Z字形结构堆叠在第一半导体结构ST1上。例如，多个堆叠半导体芯片510至575可以以Z字形结构堆叠，使得多个芯片垫710至775暴露。 [0098]在示例实施例中，多个堆叠半导体芯片510至575之中布置在距第一半导体结构ST1的第二接合半导体芯片120的中心最外侧的堆叠半导体芯片540的长度(在竖直方向上的长度)可以大于其他的堆叠半导体芯片510至535和545至575在竖直方向上的长度。因此，可以改善发明构思的半导体封装件20的结构可靠性。 [0099]图6是根据实施例的半导体封装件30的剖视图。 [0100]参照图6，根据示例实施例的半导体封装件30可以包括第二半导体结构ST2、第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260、粘合层330、340、350和360以及接合线BW。此外，第二半导体结构ST2可以包括第一接合半导体芯片100、第二接合半导体芯片120a、芯片连接垫160、线接合垫180a、上穿透电极125等。 [0101]在下文中，省略了图6的半导体封装件30与图1的半导体封装件10的重复描述，并且主要描述它们之间的差异。 [0102]第二半导体结构ST2可以包括第一接合半导体芯片100与第二接合半导体芯片120a在其中接合的结构。在示例实施例中，可以通过使用晶圆到晶圆接合工艺来形成第二半导体结构ST2。例如，可以以晶圆级设置第一接合半导体芯片100和第二接合半导体芯片120a。在将以晶圆级的第二接合半导体芯片120a与以晶圆级的第一接合半导体芯片100接合之后，可以执行接合结构的个体化工艺。因此，可以形成发明构思的第二半导体结构ST2。 [0103]第一接合半导体芯片100可以包括布置在第二接合半导体芯片120a下方的半导体芯片。在示例实施例中，第一接合半导体芯片100可以包括逻辑缓冲器芯片。 [0104]此外，第一接合半导体芯片100可以不包括存储器单元。此外，第一接合半导体芯片100可以包括逻辑缓冲器芯片，逻辑缓冲器芯片包括串行-并行转换电路、诸如DFT、JTAG和MBIST的测试逻辑电路以及诸如PHY的信号接口电路。 [0105]在示例实施例中，第一接合半导体芯片100可以被配置为临时存储或处理由第二接合半导体芯片120a以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260提供的数据。 [0106]换言之，第一接合半导体芯片100可以包括被配置为对第二接合半导体芯片120a以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中的至少任意一个的数据进行存储或处理的缓冲区域。 [0107]此外，第一接合半导体芯片100可以在其中包括ECC电路。在示例实施例中，第一接合半导体芯片100可以对数据执行ECC编码和解码处理，因此可以被配置为对数据的错误进行检测和校正。 [0108]换言之，第一接合半导体芯片100可以包括逻辑区域，逻辑区域包括被配置为对第二接合半导体芯片120a以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中的至少一个的数据错误进行检测和校正的ECC电路。 [0109]此外，第一接合半导体芯片100可以在其中包括FBI电路。在示例实施例中，第一接合半导体芯片100可以被配置为对数据信号的频率进行放大。 [0110]换言之，第一接合半导体芯片100可以包括输入/输出区域，输入/输出区域包括被配置为对第二接合半导体芯片120a以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中的至少一个的数据信号的频率进行放大的FBI电路。 [0111]在示例实施例中，有源层100_AL可以形成在第一接合半导体芯片100的上部中。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120a。 [0112]第二接合半导体芯片120a可以包括安装在第一接合半导体芯片100上并且连接到第一接合半导体芯片100的半导体芯片。在示例实施例中，第二接合半导体芯片120a可以包括包含存储器单元的存储器半导体芯片。 [0113]有源层120a_AL可以形成在第二接合半导体芯片120a的下部中。换言之，第二接合半导体芯片120a的有源层120a_AL可以面对第一接合半导体芯片100。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120a的有源层120a_AL。此外，第二接合半导体芯片120a的有源层120a_AL可以均包括多个单独的元件。 [0114]在示例实施例中，第一接合半导体芯片100的侧表面可以与第二接合半导体芯片120a的侧表面在同一平面上。 [0115]芯片连接垫160可以布置在第一接合半导体芯片100与第二接合半导体芯片120a之间，并且可以包括被配置为将第一接合半导体芯片100电连接到第二接合半导体芯片120a的垫。 [0116]在示例实施例中，芯片连接垫160可以将第一接合半导体芯片100的有源层100_AL中的多个单独的元件电连接到第二接合半导体芯片120a的有源层120a_AL中的多个单独的元件。 [0117]线接合垫180a可以布置在第二接合半导体芯片120a上。此外，如下面将描述的，线接合垫180a可以经由上穿透电极125电连接到多个芯片连接垫160中的至少任意一个。 [0118]上穿透电极125可以在竖直方向上穿透第二接合半导体芯片120a的至少一部分，并且可以将线接合垫180a电连接到芯片连接垫160。 [0119]在示例实施例中，上穿透电极125可以包括导电插塞(未示出)和导电阻挡层(未示出)。导电插塞可以穿透第二接合半导体芯片120a的至少一部分，并且导电阻挡层可以围绕导电插塞的侧壁。例如，当在平面图中观看时，导电插塞可以具有圆形形状，并且导电阻挡层可以具有围绕导电插塞的侧壁的环形形状。 [0120]在示例实施例中，线接合垫180a可以经由接合线BW电连接到第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260。 [0121]图7是图6中的第二半导体结构ST2中的区域B的平面图。 [0122]参照图7，当在平面图中观看第二半导体结构ST2时，可以观察到第二接合半导体芯片120a，但是不会观察到第一接合半导体芯片100。 [0123]在示例实施例中，当在平面图中观看第二半导体结构ST2时，第二接合半导体芯片120a在水平方向上的剖面面积可以与第一接合半导体芯片100在水平方向上的剖面面积基本相同。此外，第二接合半导体芯片120a在水平方向上的长度(即，宽度)可以与第一接合半导体芯片100在水平方向上的长度基本相同。 [0124]图8是根据示例实施例的半导体封装件40的剖视图。 [0125]参照图8，根据示例实施例的半导体封装件40可以包括第二半导体结构ST2、第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260、粘合层330、340、350和360、接合线BW、封装基底410、封装连接端子430、模制层470等。 [0126]在下文中，省略了图8的半导体封装件40与图6的半导体封装件30的重复描述，并且主要描述它们之间的差异。 [0127]封装基底410可以支撑第二半导体结构ST2，并且可以包括电连接到第二半导体结构ST2以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的基底。在示例实施例中，封装基底410可以包括PCB。 [0128]在示例实施例中，封装基底410可以包括基板层413、在基板层413的表面上延伸的布线图案415以及布置在基板层413上并且围绕布线图案415的基底绝缘层417。 [0129]在示例实施例中，封装基底410的布线图案415可以经由接合线BW电连接到第二半导体结构ST2以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260。 [0130]封装连接端子430可以附着到封装基底410，并且可以包括被配置为将封装基底410连接到外部装置的端子。例如，封装连接端子430可以电连接到布线图案415。 [0131]模制层470可以布置在封装基底410上，并且围绕第二半导体结构ST2以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260。在示例实施例中，模制层470可以包括EMC。 [0132]根据示例实施例的半导体封装件40可以包括第一接合半导体芯片100与第二接合半导体芯片120a在其中接合的第二半导体结构ST2。此外，第二半导体结构ST2的第一接合半导体芯片100可以在其中包括ECC电路和FBI电路。因此，包括第二半导体结构ST2的半导体封装件40可以不包括用于ECC电路和FBI电路的单独的半导体芯片，因此，半导体封装件40可以薄且轻。 [0133]此外，因为根据示例实施例的半导体封装件40的第二半导体结构ST2的第一接合半导体芯片100在其中包括ECC电路，所以可以迅速地执行对安装在第二半导体结构ST2上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据错误的检测和校正。 [0134]此外，因为根据示例实施例的半导体封装件40的第二半导体结构ST2的第一接合半导体芯片100在其中包括FBI电路，所以可以改善安装在第二半导体结构ST2上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据信号的速度。 [0135]图9是根据对比示例的半导体封装件10'的剖视图。 [0136]根据对比示例的半导体封装件10'可以包括多个堆叠半导体芯片210'至260'、包括FBI电路的FBI芯片310'、封装基底410'、封装连接端子430'、接合线BW'、模制层470'等。 [0137]根据对比示例的半导体封装件10'的多个堆叠半导体芯片210'至260'的有源层可以形成在多个堆叠半导体芯片210'至260'的上部中。 [0138]此外，位于多个堆叠半导体芯片210'至260'的最下部处的堆叠半导体芯片210'可以包括不包含存储器单元的缓冲器芯片。此外，堆叠半导体芯片210'可以在其中不包括FBI电路和ECC电路。 [0139]包括FBI电路的FBI芯片310'可以安装在封装基底410'上，并且FBI芯片310'可以经由接合线BW'电连接到封装基底410'。此外，多个堆叠半导体芯片220'至260'的数据信号可以经由封装基底410'传输到FBI芯片310'，并且数据信号的频率可以由FBI芯片310'放大。 [0140]图10是根据对比示例的半导体装置1'的平面图。 [0141]根据对比示例的半导体装置1'可以包括包含根据图9的对比示例的半导体封装件10'的半导体装置。此外，图10中所示的箭头可以表示路径，对存储在半导体封装件10'中的数据的错误的校正通过该路径执行。 [0142]参照图10，根据对比示例的半导体装置1'可以包括基底66'、多个半导体封装件10'、控制器77'和动态随机存取存储器(RAM)(DRAM)封装件88'。 [0143]布置于图9中的包括在多个半导体封装件10'中的多个堆叠半导体芯片210'至260'的下部处的堆叠半导体芯片210'可以不包括用于校正数据错误的ECC电路。半导体装置1'的控制器77'可以包括ECC电路。 [0144]因此，当包括在多个半导体封装件10'中的多个堆叠半导体芯片220'至260'的数据中发生错误时，可能需要将数据移至控制器77'并进行校正。 [0145]包括在多个半导体封装件10'中的多个堆叠半导体芯片220'至260'的数据可以移至控制器77'。此外，数据可以从控制器77'移至DRAM封装件88'，并临时存储在DRAM封装件88'中。此外，数据可以从DRAM封装件88'移回至控制器77'，并且数据的错误可以通过ECC电路来校正。此外，纠错数据可以移至多个半导体封装件10'，并存储在多个堆叠半导体芯片220'至260'中。 [0146]图11是根据示例实施例的半导体装置1的平面图。 [0147]根据示例实施例的半导体装置1可以包括包含参照图4描述的半导体封装件15的半导体装置。此外，图11中所示的箭头可以表示执行对存储在半导体封装件15中的数据的错误进行校正的路径。 [0148]参照图11，根据示例实施例的半导体装置1可以包括基底66、多个半导体封装件15、控制器77和DRAM封装件88。例如，半导体装置1可以包括固态驱动器(SSD)封装。 [0149]如上所述，多个半导体封装件15可以包括第一半导体结构(图4中的ST1)，并且第一半导体结构ST1可以包括第一接合半导体芯片(图4中的100)。 [0150]第一接合半导体芯片100可以在其中包括被配置为对第二接合半导体芯片(图4中的120)以及第一堆叠半导体芯片至第四堆叠半导体芯片(图4中的230、240、250和260)的数据的错误进行检测和校正的ECC电路。 [0151]此外，第一接合半导体芯片100可以包括被配置为对第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据信号的频率进行放大的FBI电路。因此，发明构思的半导体封装件15可以不单独地包括图9中的FBI芯片310'。 [0152]当半导体封装件15的第一半导体结构ST1的第一接合半导体芯片100包括ECC电路，并且在第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据中发生错误时，可以通过半导体封装件15的第一接合半导体芯片100对数据进行校正。 [0153]包括在第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中的数据可以移至第一接合半导体芯片100，并且数据的错误可以通过使用第一接合半导体芯片100的ECC电路来校正。此外，纠错数据可以存储在第二接合半导体芯片120以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260中。 [0154]根据示例实施例的半导体装置1的半导体封装件15可以包括第一接合半导体芯片100与第二接合半导体芯片120在其中接合的第一半导体结构ST1。此外，第一半导体结构ST1的第一接合半导体芯片100可以在其中包括ECC电路和FBI电路。 [0155]因此，半导体装置1的半导体封装件15可以不包括用于ECC电路和FBI电路的单独的半导体芯片，因此，包括半导体封装件15的半导体装置1可以薄且轻。 [0156]此外，因为根据示例实施例的半导体封装件15的第一半导体结构ST1的第一接合半导体芯片100在其中包括ECC电路，所以可以在半导体封装件15中迅速地执行对安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据错误的检测和校正。换言之，可以改善对半导体装置1的数据错误进行检测和校正的速度。 [0157]此外，因为根据示例实施例的半导体封装件15的第一半导体结构ST1的第一接合半导体芯片100在其中包括FBI电路，所以可以改善安装在第一半导体结构ST1上的第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260的数据信号的速度。换言之，可以改善包括半导体封装件15的半导体装置1的数据信号的速度，并且可以改善半导体装置1的性能。 [0158]图12是根据实施例的半导体封装件50的剖视图。 [0159]参照图12，根据示例实施例的半导体封装件50可以包括第三半导体结构ST3、第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260、粘合层330、340、350和360、接合线BW、再分布结构800、封装连接端子430、模制层470等。 [0160]在下文中，省略了图12的半导体封装件50与图4的半导体封装件15的重复描述，并且主要描述它们之间的差异。 [0161]第三半导体结构ST3可以包括第一接合半导体芯片100、第二接合半导体芯片120b、芯片连接垫160、线接合垫180、下穿透电极105等。 [0162]第三半导体结构ST3可以包括第一接合半导体芯片100与第二接合半导体芯片120b在其中接合的结构。在示例实施例中，可以通过使用裸片到晶圆接合工艺来形成第三半导体结构ST3。例如，可以以晶圆级设置第一接合半导体芯片100，并且可以以裸片级设置第二接合半导体芯片120b。在将以裸片级的第二接合半导体芯片120b与以晶圆级的第一接合半导体芯片100接合之后，可以执行接合结构的个体化工艺。因此，可以形成发明构思的第三半导体结构ST3。 [0163]第一接合半导体芯片100可以包括布置在第二接合半导体芯片120b下方的半导体芯片。在示例实施例中，第一接合半导体芯片100可以包括逻辑缓冲器芯片。第一接合半导体芯片100可以被配置为临时存储或处理由第二接合半导体芯片120b以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260提供的数据。 [0164]在示例实施例中，第一接合半导体芯片100可以不包括存储器单元。此外，第一接合半导体芯片100可以包括逻辑缓冲器芯片，逻辑缓冲器芯片包括串行-并行转换电路、诸如DFT、JTAG和MBIST的测试逻辑电路以及诸如PHY的信号接口电路。 [0165]此外，第一接合半导体芯片100可以在其中包括ECC电路。在示例实施例中，第一接合半导体芯片100可以对数据执行ECC编码和解码处理，因此可以被配置为对数据的错误进行检测和校正。 [0166]此外，第一接合半导体芯片100可以在其中包括FBI电路。在示例实施例中，第一接合半导体芯片100可以被配置为对数据信号的频率进行放大。 [0167]有源层100_AL可以形成在第一接合半导体芯片100的上部中。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120b。 [0168]第二接合半导体芯片120b可以包括安装在第一接合半导体芯片100上并且连接到第一接合半导体芯片100的半导体芯片。在示例实施例中，第二接合半导体芯片120b可以包括包含存储器单元的存储器半导体芯片。 [0169]有源层120b_AL可以形成在第二接合半导体芯片120b的下部中。换言之，第二接合半导体芯片120b的有源层120b_AL可以面对第一接合半导体芯片100。换言之，第一接合半导体芯片100的有源层100_AL可以面对第二接合半导体芯片120b的有源层120b_AL。此外，第二接合半导体芯片120b的有源层120b_AL可以包括多个单独的元件。 [0170]在示例实施例中，第一接合半导体芯片100的侧表面可以与第二接合半导体芯片120b的侧表面不在同一平面上。 [0171]芯片连接垫160可以布置在第一接合半导体芯片100与第二接合半导体芯片120b之间，并且可以包括被配置为将第一接合半导体芯片100电连接到第二接合半导体芯片120b的垫。 [0172]在示例实施例中，芯片连接垫160可以将第一接合半导体芯片100的有源层100_AL中的多个单独的元件电连接到第二接合半导体芯片120b的有源层120b_AL中的多个单独的元件。 [0173]线接合垫180可以布置在第一接合半导体芯片100上。在示例实施例中，线接合垫180可以在第一接合半导体芯片100上布置为使得线接合垫位于第二接合半导体芯片120b的外侧。 [0174]下穿透电极105可以在竖直方向上穿透第一接合半导体芯片100的至少一部分，并且可以将芯片连接垫160电连接到将在下面描述的再分布线图案833。 [0175]在示例实施例中，下穿透电极105可以包括导电插塞(未示出)和导电阻挡层(未示出)。导电插塞可以穿透第一接合半导体芯片100的至少一部分，并且导电阻挡层可以围绕导电插塞的侧壁。例如，当在平面图中观看时，导电插塞可以具有圆形形状，并且导电阻挡层可以具有围绕导电插塞的侧壁的环形形状。 [0176]再分布结构800可以支撑第三半导体结构ST3。再分布结构800可以布置在第三半导体结构ST3的第一接合半导体芯片100下方。 [0177]再分布结构800可以包括再分布绝缘层810和再分布图案830。此外，再分布图案830可以包括再分布线图案833和再分布过孔图案835。再分布绝缘层810可以包括围绕再分布线图案833和再分布过孔图案835的包含绝缘材料的层。 [0178]在示例实施例中，再分布绝缘层810的材料可以包括氧化物或氮化物。例如，再分布绝缘层810的材料可以包括氧化硅或氮化硅。此外，再分布绝缘层810的材料可以包括光可成像电介质(PID)材料或光敏聚酰亚胺(PSPI)。 [0179]再分布线图案833可以包括沿水平方向在再分布绝缘层810中延伸的包含导电材料的图案。在示例实施例中，再分布线图案833可以在再分布绝缘层810中形成多个层。 [0180]此外，再分布过孔图案835可以包括沿竖直方向在再分布绝缘层810中延伸的包含导电材料的图案。在示例实施例中，再分布过孔图案835可以沿竖直方向在再分布绝缘层810中延伸，将多个再分布线图案833彼此互连，并且将再分布线图案833互连到封装连接垫420。 [0181]在示例实施例中，再分布线图案833和再分布过孔图案835的材料可以包括Cu。然而，实施例不限于此，并且再分布线图案833和再分布过孔图案835的材料可以包括诸如镍(Ni)、金(Au)、Ag、Al、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)的金属或者它们合金。 [0182]在示例实施例中，再分布图案830可以电连接到下穿透电极105。此外，再分布图案830可以经由下穿透电极105电连接到芯片连接垫160。 [0183]封装连接垫420可以布置在再分布结构800下方，并且可以电连接到再分布图案830。例如，封装连接垫420可以经由再分布过孔图案835电连接到再分布线图案833。 [0184]封装连接端子430可以附着到封装连接垫420。此外，封装连接端子430可以经由封装连接垫420、再分布图案830、下穿透电极105和芯片连接垫160电连接到第三半导体结构ST3。 [0185]在示例实施例中，再分布结构800的侧表面可以与第三半导体结构ST3的第一接合半导体芯片100的侧表面在同一平面上。此外，再分布结构800在水平方向上的长度可以与第一接合半导体芯片100在水平方向上的长度基本相同。 [0186]因为根据示例实施例的半导体封装件50包括再分布结构800，所以半导体封装件50可以薄且轻。 [0187]在下文中，参照图13至图20给出根据示例实施例的半导体封装件的制造方法的详细描述。发明构思的半导体封装件的制造方法可以包括参照图4描述的半导体封装件15的制造方法。 [0188]图13是根据示例实施例的形成第一半导体结构ST1的操作S1100的图。 [0189]参照图13，根据示例实施例的半导体封装件的制造方法可以包括通过将第一接合半导体芯片100与第二接合半导体芯片120接合来形成第一半导体结构ST1的操作S1100。 [0190]可以通过使用裸片到晶圆接合工艺来形成第一半导体结构ST1(S1100)。在示例实施例中，可以以晶圆级设置第一接合半导体芯片100，并且可以以裸片级设置第二接合半导体芯片120。 [0191]在示例实施例中，第二接合半导体芯片120可以附着到第一接合半导体芯片100，使得第一接合半导体芯片100的第一芯片连接垫104接触第二接合半导体芯片120的第二芯片连接垫124。 [0192]第一芯片连接垫104和第二芯片连接垫124可以被一体化，并且形成芯片连接垫(图1中的160)(S1100)。 [0193]在操作S1100中使用的第一接合半导体芯片100可以不包括存储器单元。此外，第一接合半导体芯片100可以包括逻辑缓冲器芯片，逻辑缓冲器芯片包括串行-并行转换电路、诸如DFT、JTAG和MBIST的测试逻辑电路以及诸如PHY的信号接口电路。 [0194]此外，第一接合半导体芯片100可以在其中包括ECC电路。在示例实施例中，第一接合半导体芯片100可以对数据执行ECC编码和解码处理，因此可以被配置为对数据的错误进行检测和校正。 [0195]此外，第一接合半导体芯片100可以在其中包括FBI电路。在示例实施例中，第一接合半导体芯片100可以被配置为对数据信号的频率进行放大。 [0196]此外，在操作S1100中使用的第二接合半导体芯片120可以包括包含存储器单元的存储器半导体芯片。 [0197]图14是根据示例实施例的使第一半导体结构ST1个体化的操作S1200的图。 [0198]参照图14，操作S1200可以包括通过使图13的以晶圆级设置的工作成果W13个体化来形成多个第一半导体结构ST1的操作。 [0199]在示例实施例中，可以切割形成在图13的工作成果W13上的划片线SL(S1200)。在示例实施例中，可以通过使用切割刀片(未示出)来物理地去除图13的工作成果W13的划片线SL。因此，可以形成多个第一半导体结构ST1。 [0200]图15是根据示例实施例的将第一半导体结构ST1附着到封装基底410的操作S1300的图。 [0201]参照图15，根据示例实施例的半导体封装件的制造方法可以包括将第一半导体结构ST1附着到封装基底410的操作S1300。 [0202]可以通过使用粘合层320将第一半导体结构ST1附着到封装基底410的表面(S1300)。在示例实施例中，当粘合层320附着到第一半导体结构ST1的下表面时，第一半导体结构ST1可以向下移动，并固定到封装基底410。 [0203]图16是根据示例实施例的将第一堆叠半导体芯片230和第二堆叠半导体芯片240安装在第一半导体结构ST1上的操作S1400的图。 [0204]参照图16，根据示例实施例的半导体封装件的制造方法可以包括将第一堆叠半导体芯片230和第二堆叠半导体芯片240安装在第一半导体结构ST1上的操作S1400。 [0205]可以将第一堆叠半导体芯片230和第二堆叠半导体芯片240安装在第一半导体结构ST1上(S1400)。在示例实施例中，可以通过使用粘合层330将第一堆叠半导体芯片230附着到第二接合半导体芯片120的上表面。此外，可以通过使用粘合层340将第二堆叠半导体芯片240附着到第一堆叠半导体芯片230的上表面。 [0206]在示例实施例中，可以将第二堆叠半导体芯片240附着到第一堆叠半导体芯片230的上表面，使得第一堆叠半导体芯片230的第一芯片垫235暴露。 [0207]图17是根据示例实施例的形成接合线BW的操作S1500的图。 [0208]参照图17，根据示例实施例的半导体封装件的制造方法可以包括形成接合线BW的操作S1500。 [0209]接合线BW可以将第一半导体结构ST1的线接合垫180电连接到封装基底410的布线图案415(S1500)。此外，接合线BW可以将第一半导体结构ST1的线接合垫180电连接到第一堆叠半导体芯片230的第一芯片垫235。 [0210]图18是根据示例实施例的将第三堆叠半导体芯片250和第四堆叠半导体芯片260安装在第二堆叠半导体芯片240上的操作S1600的图。 [0211]参照图18，根据示例实施例的半导体封装件的制造方法可以包括将第三堆叠半导体芯片250和第四堆叠半导体芯片260安装在第二堆叠半导体芯片240上的操作S1600。 [0212]可以将第三堆叠半导体芯片250安装在第二堆叠半导体芯片240上，并且可以将第四堆叠半导体芯片260安装在第三堆叠半导体芯片250上(S1600)。 [0213]在示例实施例中，可以通过使用粘合层350将第三堆叠半导体芯片250附着到第二堆叠半导体芯片240的上表面，并且可以通过使用粘合层360将第四堆叠半导体芯片260附着到第三堆叠半导体芯片250的上表面。 [0214]在示例实施例中，可以将第三堆叠半导体芯片250附着到第二堆叠半导体芯片240的上表面，使得第二堆叠半导体芯片240的第二芯片垫245暴露。此外，可以将第四堆叠半导体芯片260附着到第三堆叠半导体芯片250的上表面，使得第三堆叠半导体芯片250的第三芯片垫255暴露。 [0215]图19是根据示例实施例的形成接合线BW的操作S1700的图。 [0216]参照图19，根据示例实施例的半导体封装件的制造方法可以包括形成接合线BW的操作S1700。 [0217]接合线BW可以将第一半导体结构ST1的线接合垫180电连接到第二堆叠半导体芯片240的第二芯片垫245(S1700)。此外，接合线BW可以将第一半导体结构ST1的线接合垫180电连接到封装基底410的布线图案415。 [0218]此外，接合线BW可以将第二堆叠半导体芯片240的第二芯片垫245、第三堆叠半导体芯片250的第三芯片垫255和第四堆叠半导体芯片260的第四芯片垫265彼此电互连。 [0219]图20是根据示例实施例的在封装基底410上形成模制层470的操作S1800的图。 [0220]参照图20，根据示例实施例的半导体封装件的制造方法可以包括形成模制层470的操作S1800。 [0221]模制层470可以形成在封装基底410上，并且围绕第一半导体结构ST1以及第一堆叠半导体芯片至第四堆叠半导体芯片230、240、250和260(S1800)。例如，模制层470可以包括EMC。 [0222]此外，附加地，根据示例实施例的半导体封装件的制造方法还可以包括将封装连接端子430附着到封装基底410的操作。在示例实施例中，可以将封装连接端子430电连接到封装基底410的布线图案415。 [0223]虽然已经参照发明构思的实施例具体示出并描述了发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。 [0224]将理解的是，这里被描述为“基本”相同和/或相同的元件和/或其性质包括具有等于或小于10％的相对大小差异的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本”，都将理解的是，这些元件和/或其性质应被解释为包括在所陈述的元件和/或其性质附近的制造公差或操作公差(例如，±10％)。