技术领域 [0001]本发明是有关于一种电子装置，且特别是有关于一种驱动装置。 背景技术 [0002]在一般的驱动器电路中常使用反相器电路来进行信号的反相或延迟。反相器电路可例如以多个串接的P型晶体管与多个串接的N型晶体管构成。多个串接的P型晶体管与多个串接的N型晶体管的栅极可耦接至同一输入电压，而于反相器电路的输出端获得反相电压。然当反相器电路中串接的晶体管处于非导通状态时，由于各晶体管的栅极电压皆相同，造成串接的各个晶体管上的跨压(亦即源极与漏极间的电压差)有所差异，部份的晶体管将承受大部分的压差，进而造成晶体管的寿命缩短以及漏电流的增加，此外亦可能造成晶体管的崩溃，而使得驱动器电路无法正常地驱动后级电路。 发明内容 [0003]本发明的驱动装置包括第一分压电路、第二分压电路、第一级反相电路以及第二级反相电路。第一分压电路分压第一输入信号而产生第一分压控制信号。第二分压电路分压第二输入信号而产生第二分压控制信号，其中第一输入信号与第二输入信互为反相。第一级反相电路耦接第一分压电路，依据第一分压控制信号产生第一输出信号。第二级反相电路耦接第二分压电路以及第一级反相电路，第二级反相电路依据第二分压控制信号产生第二输出信号以及第一驱动信号，其中第一输出信号用来偏压第二级反相电路，第二输出信号用来偏压第一级反相电路。 [0004]为让本发明的特征能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。 附图说明 [0005]图1是依照本发明一实施例的一种驱动装置的示意图。 [0006]图2是依照本发明另一实施例的一种驱动装置的示意图。 [0007]图3是依照本发明另一实施例的一种驱动装置的示意图。 [0008]图4是依照本发明另一实施例的一种驱动装置的示意图。 [0009]图5是依照本发明另一实施例的一种驱动装置的示意图。 [0010]图6是依照本发明另一实施例的一种驱动装置的示意图。 [0011]【符号说明】 [0012]102：信号输入电路 [0013]104、106：分压电路 [0014]108：第一级反相电路 [0015]110：第二级反相电路 [0016]202、206、502：上拉电路 [0017]204、208、504：下拉电路 [0018]402：第三级反相电路 [0019]Vin1、Vin2：输入信号 [0020]Vd1、Vd2：分压控制信号 [0021]Vcon1～Vcon3：输出信号 [0022]Vout1、Vout2：驱动信号 [0023]P1～P11：P型晶体管 [0024]M1～M11：N型晶体管 [0025]R1～R6：电阻 [0026]VdA～VdF：分压电压 [0027]Vdd、Vss：操作电压 [0028]Vc1～Vc7：输出电压 具体实施方式 [0029]图1是依照本发明的实施例的一种驱动装置的示意图，请参照图1。驱动装置包括信号输入电路102、分压电路104、分压电路106、第一级反相电路108以及第二级反相电路110，分压电路104耦接信号输入电路102与第一级反相电路108，第二级反相电路110耦接分压电路106与第一级反相电路108。信号输入电路102可接收输入信号Vin2，并反相输入信号Vin2而产生输入信号Vin1，其中输入信号Vin1与输入信号Vin2分别被提供至分压电路104与分压电路106。分压电路104可分压输入信号Vin1而产生分压控制信号Vd1，分压电路106可分压输入信号Vin2而产生分压控制信号Vd2。 [0030]另外，第一级反相电路108依据分压控制信号Vd1产生输出信号Vcon1，第二级反相电路110则依据分压控制信号Vd2产生输出信号Vcon2以及驱动信号Vout1。其中输出信号Vcon1用以偏压第二级反相电路110，输出信号Vcon2用以偏压第一级反相电路108，驱动信号Vout1则可用以驱动后级电路，例如射频开关电路，然不以此为限。如此借由第一级反相电路108与第二级反相电路110分别根据分压控制信号Vd1与分压控制信号Vd2产生输出信号Vcon1与输出信号Vcon2来控制第一级反相电路108与第二级反相电路110内晶体管的栅极电压，可使第一级反相电路108与第二级反相电路110内的晶体管较为平均地分担压差，进而降低漏电流，避免晶体管的崩溃而使驱动装置无法正常地驱动后级电路(例如射频开关电路，然不以此为限)，以及延长电路使用寿命。 [0031]图2是依照本发明另一实施例的一种驱动装置的示意图，请参照图2。进一步来说，图1实施例的第一级反相电路108与第二级反相电路110可如图2所示，分别包括上拉电路以及下拉电路。如图2所示，第一级反相电路108的上拉电路202耦接分压电路104、下拉电路204以及下拉电路208，第二级反相电路110的上拉电路206耦接分压电路106、下拉电路208以及下拉电路204。上拉电路202与上拉电路206可分别提供上拉路径，并透过开启或关闭上拉路径来改变输出信号Vcon1、输出信号Vcon2以及Vout1的电压值。另外，下拉电路204与下拉电路208可分别提供下拉路径，并透过开启或关闭下拉路径来改变输出信号Vcon1、输出信号Vcon2以及Vout1电压值。 [0032]详细来说，图2实施例的驱动装置可例如以图3实施例所示的电路来实施。在图3实施例中，信号输入电路102包括P型晶体管P1、P2以及N型晶体管M1、M2。P型晶体管P1、P2以及N型晶体管M1、M2串接于提供操作电压Vdd的操作电压端以及提供参考电位的参考电位端(其可例如为接地电位，然不以此为限)之间，P型晶体管P1、P2以及N型晶体管M1、M2耦接输入信号Vin2，P型晶体管P1、P2以及N型晶体管M1、M2所构成的反相电路可产生与输入信号Vin2反相的输入信号Vin1。在另一实施例中，亦可省略P型晶体管P2以及N型晶体管M2，使信号输入电路102包括串接于提供操作电压Vdd的操作电压端以及提供参考电位的参考电位端之间P型晶体管P1以及N型晶体管M1。 [0033]分压电路104、分压电路106、第一级反相电路108以及第二级反相电路110可例如以SOI工艺或基体(Bulk)CMOS工艺形成，然不以此为限。分压电路104与分压电路106可分别包括多个分压元件，分压电路104中的分压元件串接于提供输入信号Vin1的输入信号端与提供参考电位的参考电位端之间，以分配输入信号Vin1的电压，分压电路106中的分压元件串接于提供输入信号Vin2的输入信号端与提供参考电位的参考电位端之间，以分配输入信号Vin2的电压，其中分压元件可例如包括电阻、二极管或晶体管至少之其一，然不以此为限。在本实施例中，分压电路104与分压电路106分别包括电阻R1～R3以及电阻R4～R6。串接的电阻R1～R3可对输入信号Vin1进行分压而产生分压电压VdA～VdC(分压电压VdA～VdC为上述分压控制信号Vd1所包括的电压信号)，类似地，串接的电阻R4～R6可对输入信号Vin2进行分压而产生分压电压VdD～VdF(分压电压VdD～VdF为上述分压控制信号Vd2所包括的电压信号)。举例来说，输入信号Vin1的电压可例如为0V而输入信号Vin2的电压可例如为3V，分压电压VdA～VdC为0V，分压电压VdD～VdF则可例如分别为3V、1.6V以及0V。其中，各分压电压的配置可由分压元件中电阻的阻值、二极管的数量或是晶体管的尺寸来决定。 [0034]上拉电路以及下拉电路可分别包括第一导电型晶体管以及第二导电型晶体管，第一导电型晶体管以及第二导电型晶体管可例如包括金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)、假晶高电子迁移率晶体管(Pseudomorphic High Electron Mobility Transistor,PHEMT)或双极结型晶体管(Bipolar Junction Transistor,BJT)至少其中之一，然不以此为限。例如在本实施例中，上拉电路202以及上拉电路206分别包括P型晶体管P3～P5与P型晶体管P6～P8，下拉电路204与下拉电路208可包括N型晶体管M3～M5与N型晶体管M6～M8，P型晶体管P3～P5、P6～P8与N型晶体管M3～M5、M6～M8彼此串接于提供操作电压Vdd的操作电压端与提供另一操作电压Vss的操作电压端之间，其中，操作电压Vdd大于操作电压Vss。其中上拉电路202中P型晶体管P3～P5的栅极分别接收分压电压VdA～VdC，而使P型晶体管P3～P5可分别于其源极提供输出电压Vc1～Vc3(输出电压Vc1～Vc3为上述输出信号Vcon1所包括的电压信号)。类似地，上拉电路206中P型晶体管P6～P8的栅极分别接收分压电压VdD～VdF，而使P型晶体管P6～P8可分别于其源极提供输出电压Vc4、Vc5以及驱动信号Vout1(输出电压Vc4、Vc5以及驱动信号Vout1为上述输出信号Vcon2所包括的电压信号)。也就是说，第二上拉电路206依据该第二分压控制信号分压电压VdD～VdF上拉/产生第二输出信号Vcon2(包括驱动信号Vout1)的电压。此外，输出电压Vc1～Vc3可分别被提供至下拉电路208中N型晶体管M6～M8的栅极，而输出电压Vc4、Vc5以及驱动信号Vout1可分别被提供至下拉电路204中N型晶体管M3～M5的栅极，如此利用分压电路104以及106适当地对输入信号Vin1与Vin2进行分压，并依据分压得到的分压电压VdA～VdF来控制上拉电路202以及上拉电路206中P型晶体管P3～P8的栅极电压，可进一步使上拉电路206以及下拉电路204中的晶体管的源-漏极间的电压差相等，亦即可使上拉电路206以及下拉电路204中的晶体管平均地分担压差，而可避免晶体管的崩溃造成驱动装置无法正常地驱动后级电路，并可降低漏电流，延长晶体管的寿命。此外，在另一实施例中，各个晶体管的源-漏极间压差也可以不相等，亦即不会造成晶体管崩溃的压差都是可被接受的。 [0035]举例来说，当操作电压Vdd的电压为3V，操作电压Vss的电压为-2V，输入信号Vin1的电压为0V而输入信号Vin2的电压为3V，且R1～R6皆为1MΩ时，可使分压电压VdA～VdC为0V，而分压电压VdD～VdF则可例如分别为3V、1.6V以及0V。此时上拉电路202中的P型晶体管P3～P5的栅极分别受控于由输入信号Vin1所分压而来的分压电压VdA～VdC而处于导通状态(亦即上拉电路202提供的上拉路径被开启)，而使得输出电压Vc1～Vc3等于3V。另外，下拉电路208中的N型晶体管M6～M8的栅极将受控于输出电压Vc1～Vc3而处于导通的状态(亦即下拉电路208提供的下拉路径被开启)，也就是说下拉电路208的下拉路径开启与关闭与输出电压Vc1～Vc3以及输入信号Vin1有关。上拉电路206中的P型晶体管P6～P8的栅极则分别受控于由输入信号Vin2所分压而来的分压电压VdD～VdF而处于关闭状态(亦即上拉电路206提供的上拉路径被关闭)，而使得输出电压Vc4、Vc5以及驱动信号Vout1分别等于1.6V、0V以及-2V。也就是说，在本实施例中，驱动信号Vout1与输入信号Vin1同相且与输入信号Vin2反相，因此驱动装置实质上可为一反相器。此外，下拉电路204中的N型晶体管M3～M5的栅极则分别受控于输出电压Vc4、Vc5以及驱动信号Vout1而关闭下拉电路204所提供的下拉路径，也就是说下拉电路204的下拉路径开启与关闭与输出电压Vc4、Vc5、驱动信号Vout1以及输入信号Vin2有关。在本实施例中，由于上拉电路206中的P型晶体管P6～P8以及下拉电路204中的N型晶体管M3～M5的栅极皆受控于不同的电压值，而可适当地调整P型晶体管P6～P8以及N型晶体管M3～M5的源-漏极间的电压差，避免在上拉电路206的上拉路径以及下拉电路204的下拉路径关闭时，上拉电路206与下拉电路204中出现由部份的晶体管承受大部分的压差的情形，而可避免晶体管的崩溃造成驱动装置无法正常地驱动后级电路，有效降低漏电流，延长电路使用寿命。以此类推，当输入电压Vin1的电压为3V而输入电压Vin2的电压为0V时，也可利用分压电路104以及106适当地对输入信号Vin1与Vin2进行分压，以使路径关闭的上拉电路以及下拉电路中的晶体管平均地分担压差，相关细节在此不再赘述说明。 [0036]值得注意的是，在其它实施例中，驱动装置并不限定为如上述实施例般仅具有两级反相电路，驱动装置亦可以具有更多级的反相电路。图4是依照本发明另一实施例的驱动装置的示意图，图4实施例与图1实施例的不同之处在于，图4实施例的驱动装置还包括第三级反相电路402，其耦接第二级反相电路110。在本实施例中，第二级反相电路可依据分压控制信号Vd2以及输出信号Vcon1产生输出信号Vcon2与Vcon3，第三级反相电路402可依据输出信号Vcon2以及输出信号Vcon3产生驱动信号Vout2，以驱动后级电路(例如射频开关电路，然不以此为限)。类似地，如图5所示，第三级反相电路402也可包括上拉电路502以及下拉电路504，上拉电路502与下拉电路504的共同接点产生驱动信号Vout2。上拉电路502可提供用以上拉驱动信号Vout2的电压的上拉路径，上拉电路502开启或关闭用以上拉驱动信号Vout2的上拉路径与输入信号Vin1、Vin2以及输出信号Vcon3有关。下拉电路504提供用以下拉驱动信号Vout2的电压的下拉路径，下拉电路504开启或关闭用以下拉驱动信号Vout2的下拉路径则是与输入信号Vin2以及输出信号Vcon2有关。 [0037]详细来说，图5实施例的驱动装置可例如以图6实施例所示的电路来实施。在图6实施例中，输入电路102、分压电路104、分压电路106、上拉电路202、上拉电路206、下拉电路204以及下拉电路208的实施方式于图5相同，因此不再赘述。类似地，图6实施例的上拉电路502以及下拉电路504可分别包括第一导电型晶体管以及第二导电型晶体管，第一导电型晶体管以及第二导电型晶体管可例如包括金属氧化物半导体场效应晶体管、假晶高电子迁移率晶体管或双极结型晶体管至少其中之一，然不以此为限。例如在本实施例中，上拉电路502以及下拉电路504分别包括P型晶体管P9～P11与N型晶体管M9～M11，彼此串接于提供操作电压Vdd的操作电压端与提供另一操作电压Vss的操作电压端之间。其中，P型晶体管P9～P11的栅极受控于驱动信号Vout1、输出电压Vc6以及输出电压Vc7(驱动信号Vout1、输出电压Vc6以及输出电压Vc7为上述输出信号Vcon3所包括的电压信号)，当下拉电路208中的N型晶体管M6～M8的下拉路径被开启时，驱动信号Vout1、输出电压Vc6以及输出电压Vc7的电压将被下拉至操作电压Vss，而使得上拉电路中502的P型晶体管P9～P11被导通，亦即上拉电路502提供的上拉路径被开启。此外，N型晶体管M9～M11的栅极则是受控于来自上拉电路206中晶体管所提供的输出电压Vc4～Vc5以及驱动信号Vout1(驱动信号Vout1、输出电压Vc4以及输出电压Vc5为上述输出信号Vcon2所包括的电压信号)而处于关闭状态(亦即下拉电路504提供的下拉路径被关闭)，也就是说上拉电路502的上拉路径开启与关闭与输出电压Vc6、Vc7、驱动信号Vout1以及输入信号Vin1、Vin2有关，而下拉电路504的下拉路径开启与关闭与输出电压Vc4、Vc5、驱动信号Vout1以及输入信号Vin2有关，其中驱动信号Vout1为输出信号Vcon2、Vcon3所共有，也就是说在本实施例中输出信号Vcon2、Vcon3皆包括驱动信号Vout1。由上述实施例可知，当下拉电路504中的下拉路径被关闭时，借由分压电路106的分压可适当地调整输出电压Vc4～Vc5以及驱动信号Vout1的电压值，使N型晶体管M9～M11源-漏极间的电压差能平均地分担，而不会有部份的晶体管承受大部分的压差的情形。延续图3实施例所举的例子，当操作电压Vdd为3V，操作电压Vss为-2V，输入信号Vin1的电压为0V而输入信号Vin2的电压为3V时，驱动信号Vout1、输出电压Vc6以及输出电压Vc7的电压值将为-2V，而驱动信号Vout2的电压值将为3V，以驱动后级电路。也就是说，在本实施例中，驱动信号Vout2与输入信号Vin1反相且与输入信号Vin2同相，因此驱动装置实质上可为一反相器。 [0038]综上所述，本发明的实施例利用分压电路适当地对输入电压进行分压，并依据分压得到的分压电压来控制反相电路中上拉电路以及下拉电路中晶体管的栅极电压，即使在驱动装置具有更多级反相电路的情形下，仍可使各级反相电路中路径被关闭的上拉电路以及下拉电路中的晶体管的源-漏极间的电压差较为接近或相等，亦即可使晶体管较为平均地分担压差，而减少部份的晶体管承受较大的压差的情况，可避免晶体管的崩溃造成驱动装置无法正常地驱动后级电路，并可降低漏电流，延长晶体管的寿命。 [0039]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。