1.一种驱动装置，其特征在于，包括：
一第一分压电路，分压一第一输入信号而产生一第一分压控制信号，该第一输入信号于一第一电压以及一第二电压间切换；
一第二分压电路，分压一第二输入信号而产生一第二分压控制信号，其中该第一输入信号与该第二输入信号互为反相；
一第一级反相电路，耦接该第一分压电路，依据该第一分压控制信号产生一第一输出信号；以及
一第二级反相电路，耦接该第二分压电路以及该第一级反相电路，该第二级反相电路依据该第二分压控制信号产生一第二输出信号以及一第一驱动信号，其中该第一输出信号用来偏压该第二级反相电路，该第二输出信号用来偏压该第一级反相电路。
2.如权利要求1所述的驱动装置，其特征在于，其中该第二级反相电路还依据该第二分压控制信号以及该第一输出信号产生一第三输出信号，该驱动装置还包括：
一第三级反相电路，耦接该第二级反相电路，依据该第二输出信号以及该第三输出信号产生一第二驱动信号。
3.如权利要求2所述的驱动装置，其特征在于，其中该第三级反相电路输出该第二驱动信号至一射频开关电路。
4.如权利要求1所述的驱动装置，其特征在于，其中该第一级反相电路包括：
一第一上拉电路，耦接该第一分压电路，依据该第一分压控制信号产生该第一输出信号的电压；以及
一第一下拉电路，耦接该第一上拉电路与该第二级反相电路，该第一下拉电路所提供的一第一下拉路径的开启与关闭关联于该第二输入信号。
5.如权利要求4所述的驱动装置，其特征在于，其中该第二级反相电路包括：
一第二上拉电路，耦接该第二分压电路与该第一下拉电路，依据该第二分压控制信号产生该第二输出信号与该第一驱动信号的电压；以及
一第二下拉电路，耦接该第二上拉电路与该第一上拉电路，其中该第二上拉电路与该第二下拉电路的共同接点产生该第一驱动信号，该第二下拉电路所提供的一第二下拉路径的开启与关闭关联于该第一输入信号。
6.如权利要求5所述的驱动装置，其特征在于，其中该第一分压控制信号包括多个第一分压电压，该第二分压控制信号包括多个第二分压电压，该第一输出信号包括多个第一输出电压，该第二输出信号包括多个第二输出电压，该第一上拉电路以及该第二上拉电路分别包括串接的多个第一导电型晶体管，该第一下拉电路以及该第二下拉电路分别包括串接的多个第二导电型晶体管，其中该第一上拉电路包括的该些第一导电型晶体管的导通状态分别受控于对应的该些第一分压电压而产生该些第一输出电压，该第二上拉电路包括的该些第一导电型晶体管的导通状态分别受控于对应的该些第二分压电压而产生该些第二输出电压，该第一下拉电路包括的该些第二导电型晶体管的导通状态分别受控于对应的该些第二输出电压，该第二下拉电路包括的该些第二导电型晶体管的导通状态分别受控于对应的该些第一输出电压。
7.如权利要求6所述的驱动装置，其特征在于，其中该第一分压电路包括多个第一分压元件，该些第一分压元件串接于该第一级反相电路的一输入端与一参考电位端之间，以分配该第一输入信号的电压而产生该些第一分压电压，该第二分压电路包括多个第二分压元件，该些第二分压元件串接于该第二级反相电路的一输入端与一参考电位端之间，以分配该第二输入信号的电压而产生该些第二分压电压。
8.如权利要求7所述的驱动装置，其特征在于，其中该些分压元件包括电阻、二极管或晶体管至少之其一。
9.如权利要求6所述的驱动装置，其特征在于，其中该些第一导电型晶体管以及该些第二导电型晶体管包括金属氧化物半导体场效应晶体管、假晶高电子迁移率晶体管或双极结型晶体管。
10.如权利要求5所述的驱动装置，其特征在于，其中该第二下拉电路还依据该第一输出信号产生一第三输出信号，该驱动装置还包括：
一第三级反相电路，包括：
一第三上拉电路，耦接该第二下拉电路；以及
一第三下拉电路，耦接该第三上拉电路与该第二上拉电路，其中该第三上拉电路与该第三下拉电路的共同接点产生一第二驱动信号，该第三上拉电路所提供的一第三上拉路径的开启与关闭关联于该第一输入信号与该第二输入信号，该第三下拉电路所提供的一第三下拉路径的开启与关闭关联于该第一输入信号与该第二输入信号。
11.如权利要求10所述的驱动装置，其特征在于，其中该第一分压控制信号包括多个第一分压电压，该第二分压控制信号包括多个第二分压电压，该第一输出信号包括多个第一输出电压，该第二输出信号包括多个第二输出电压，该第三输出信号包括多个第三输出电压，该第一上拉电路、该第二上拉电路以及该第三上拉电路分别包括串接的多个第一导电型晶体管，该第一下拉电路、该第二下拉电路以及该第三下拉电路分别包括串接的多个第二导电型晶体管，其中该第一上拉电路包括的该些第一导电型晶体管的导通状态分别受控于对应的该些第一分压电压而产生该些第一输出电压，该第二上拉电路包括的该些第一导电型晶体管的导通状态分别受控于对应的该些第二分压电压而产生该些第二输出电压，该第一下拉电路包括的该些第二导电型晶体管的导通状态分别受控于对应的该些第二输出电压，该第二下拉电路包括的该些第二导电型晶体管的导通状态分别受控于对应的该些第一输出电压而产生该些第三输出电压，该第三上拉电路包括的该些第一导电型晶体管的导通状态分别受控于对应的该些第三输出电压，该第三下拉电路包括的该些第二导电型晶体管的导通状态分别受控于对应的该些第二输出电压。
12.如权利要求11所述的驱动装置，其特征在于，其中该第一分压电路包括多个第一分压元件，该些第一分压元件串接于该第一级反相电路的一输入端与一参考电位端之间，以分配该第一输入信号而产生该些第一分压电压，该第二分压电路包括多个第二分压元件，该些第二分压元件串接于该第二级反相电路的一输入端与一参考电位端之间，以分配该第二输入信号的电压而产生该些第二分压电压。
13.如权利要求12所述的驱动装置，其特征在于，其中该些分压元件包括电阻、二极管或晶体管至少之其一。
14.如权利要求11所述的驱动装置，其特征在于，其中该些第一导电型晶体管以及该些第二导电型晶体管包括金属氧化物半导体场效应晶体管、假晶高电子迁移率晶体管或双极结型晶体管。
15.如权利要求1所述的驱动装置，其特征在于，其中该第二级反相电路输出该第一驱动信号至一射频开关电路。
16.如权利要求1所述的驱动装置，其特征在于，还包括：
一信号输入电路，其输出端耦接该第一分压电路，该信号输入电路将该第二输入信号反相而产生该第一输入信号。
17.如权利要求16所述的驱动装置，其特征在于，其中该信号输入电路包括：
一P型晶体管；以及
一N型晶体管；
其中，该P型晶体管以及该N型晶体管串接于一操作电压端与一参考电位端之间，该P型晶体管以及该N型晶体管的栅极接收该第二输入信号，该P型晶体管以及该N型晶体管的共同接点产生该第一输入信号。
18.如权利要求1所述的驱动装置，其特征在于，其中该第一分压电路、该第二分压电路、该第一级反相电路以及该第二级反相电路为以SOI工艺或基体CMOS工艺形成。
19.如权利要求1所述的驱动装置，其特征在于，其中该第一驱动信号与该第一输入信号同相且与该第二输入信号反相。
20.如权利要求2所述的驱动装置，其特征在于，其中该第二驱动信号与该第一输入信号反相且与该第二输入信号同相。
