技术领域 [0001]本申请涉及显示技术领域，特别涉及一种显示驱动电路、显示模组及显示设备。 背景技术 [0002]显示设备一般包括处理器、显示驱动集成电路(touch and displaydriverintegrated circuit，TDDIC)以及显示屏。处理器可以通过移动产业处理器接口(mobile industry processor interface，MIPI)联盟定义的显示串联接口(displayserial interface，DSI)协议(简称为MIPI-DSI协议)，向TDDIC传输显示数据，该TDDIC进而可以驱动显示屏显示图像。 [0003]在MIPI-DSI协议中，处理器的发送端口可以通过4个数据通道与TDDIC的接收端口连接。显示设备的寄存器中可以预先配置有在采用MIPI-DSI协议向TDDIC传输显示数据时，所需使用的数据通道的数量。由此，处理器可以基于该寄存器中配置的数量，选择使用该4个数据通道中的至少一个数据通道并行传输显示数据。TDDIC通过其接收端口接收到显示数据后，也可以基于寄存器中配置的数据通道的数量，对至少一个数据通道中并行传输的显示数据进行串联化，并基于串联化后的显示数据驱动显示屏显示图像。 [0004]但是，上述方法由于需要开发人员需将该通道数量写入寄存器，因此导致显示数据传输的效率和灵活性较低。 发明内容 [0005]本申请提供了一种显示驱动电路、显示模组及显示设备，可以解决相关技术中显示数据传输的效率和灵活性较低的问题。所述技术方案如下： [0006]一方面，提供了一种显示驱动电路，所述显示驱动电路具有多个数据接收端口，所述多个数据接收端口用于通过多个数据通道与处理器的多个数据发送端口连接；所述显示驱动电路包括：接口子电路，与所述多个数据接收端口一一对应的多个同步子电路，通道统计子电路，以及处理子电路； [0007]所述接口子电路分别与所述多个数据接收端口和所述多个同步子电路连接，并用于向所述多个同步子电路中的每个同步子电路输出对应的数据接收端口接收到的显示数据，以及使能信号；其中，若所述显示数据为高速显示数据，则所述使能信号为有效使能信号，若所述显示数据为低速显示数据或所述数据接收端口未接收到显示数据，则所述使能信号为无效使能信号； [0008]所述多个同步子电路中的每个同步子电路分别与所述通道统计子电路和所述处理子电路连接，并用于将其接收到的显示数据传输至所述处理子电路，以及若接收到所述有效使能信号，则向所述通道统计子电路输出第一的指示信号； [0009]所述通道统计子电路与所述处理子电路连接，用于统计接收到的所述第一指示信号的第一数量，并将所述第一数量发送至所述处理子电路； [0010]所述处理子电路，用于基于所述第一数量对接收到的显示数据进行并串转换。 [0011]可选地，所述通道统计子电路包括：加法器； [0012]所述加法器用于对接收到的所述第一指示信号进行求和，并将求和得到的第一数量发送至所述处理子电路。 [0013]可选地，所述显示驱动电路还包括寄存器，所述通道统计子电路还包括：数据选择器； [0014]所述寄存器分别与所述数据选择器的控制端和第一输入端连接，所述寄存器用于向所述控制端传输选择信号，并向所述第一输入端传输有效数据通道的第二数量； [0015]所述数据选择器的第二输入端与所述加法器的输出端连接，所述数据选择器的输出端与所述处理子电路连接，所述数据选择器用于若所述选择信号为第一选择信号，则将所述第一输入端接收到的所述第二数量传输至所述处理子电路，以及若所述选择信号为第二选择信号，则将所述第二输入端接收到的所述第一数量传输至所述处理子电路； [0016]所述处理子电路，还用于基于所述第二数量对接收到的显示数据进行并串转换。 [0017]可选地，所述显示数据包括同步头和有效数据；所述同步子电路，用于： [0018]若检测到所述显示数据中的同步头，则将所述显示数据中的有效数据传输至所述处理子电路。 [0019]可选地，每个所述同步子电路包括：采样子电路和识别子电路； [0020]所述采样子电路分别与所述接口子电路和所述识别子电路连接，所述采样子电路用于在接收到的使能信号为所述有效使能信号时，对接收到的所述显示数据进行采样，并将采样结果传输至所述识别子电路； [0021]所述识别子电路分别与所述通道统计子电路和所述处理子电路连接，所述识别子电路用于若基于所述采样结果，检测到所述显示数据中的同步头，则将所述显示数据中的有效数据传输至所述处理子电路，并向所述通道统计子电路传输第一指示信号。 [0022]可选地，所述显示驱动电路还具有时钟接收端口，所述时钟接收端口用于通过时钟通道与所述处理器的时钟发送端口连接； [0023]所述接口子电路还与所述时钟接收端口连接，所述接口子电路还用于通过所述时钟接收端口接收所述时钟发送端口发送的时钟信号，并将所述时钟信号分别传输至每个所述采样子电路； [0024]所述多个采样子电路，还用于基于所述时钟信号，对接收到的显示数据进行数据同步。 [0025]可选地，所述显示数据还包括：包尾； [0026]所述识别子电路，还用于若基于所述采样结果，检测到所述显示数据中的包尾，则停止向所述处理子电路传输显示数据，并停止向所述通道统计子电路传输第一指示信号。 [0027]可选地，所述多个数据接收端口包括1个第一数据接收端口和3个第二数据接收端口； [0028]所述第一数据接收端口用于接收对应的一个信号发送端口发送的高速显示数据或低速显示数据； [0029]每个所述第二数据接收端口用于接收对应的一个信号发送端口发送的高速显示数据。 [0030]可选地，所述接口子电路包括：控制子电路，以及与所述多个数据接收端口一一对应连接的高速传输子电路； [0031]所述控制子电路分别与所述显示驱动电路的时钟接收端口，以及每个所述高速传输子电路连接，所述控制子电路用于基于所述时钟接收端口接收到的时钟信号，向每个所述高速传输子电路传输控制信号； [0032]每个所述高速传输子电路还与对应的一个同步子电路连接，所述高速传输子电路用于在所述控制信号的控制下，若接收到所述数据接收端口传输的高速显示数据，则将所述高速显示数据传输至对应的一个同步子电路，并向对应的一个同步子电路传输有效使能信号，以及在所述数据接收端口接收到的所述显示数据为低速显示数据或未接收到显示数据，向对应的一个同步子电路传输无效使能信号。 [0033]另一方面，提供了一种显示模组，所述显示模组包括：如上述方面所述的显示驱动电路，以及显示屏； [0034]所述显示驱动电路用于基于接收到的显示数据，驱动所述显示屏显示图像。 [0035]又一方面，一种显示设备，所述显示设备包括：处理器，以及如上述所述的显示模组； [0036]所述处理器具有多个数据发送端口，所述多个数据发送端口通过多个数据通道与所述显示模组中的显示驱动电路的多个数据接收端口连接，并用于向所述显示驱动电路传输显示数据。 [0037]可选地，所述处理器与所述显示模组中的显示驱动电路之间通过MIPI-DSI协议传输所述显示数据。 [0038]可选地，所述处理器为中央处理器(central processing unit，CPU)，所述显示驱动电路为TDDIC。 [0039]本申请提供的技术方案带来的有益效果至少包括： [0040]本申请公开了一种显示驱动电路、显示模组及显示设备，显示驱动电路的接口子电路若通过数据接收端口接收到高速显示数据，则能够向对应的同步子电路传输有效使能信号。同步子电路能基于该有效使能信号，输出第一指示信号，以供通道统计子电路统计其接收到的第一指示信号的第一数量。处理子电路进而能基于该第一数量对同步子电路传输的显示数据进行并串转换。由于该第一数量能够反映显示驱动电路的多个数据接收端口中接收到高速显示数据的数据接收端口的数量，即有效数据通道的数量，因此无需开发人员通过写寄存器的方式配置该有效数据通道的数量，从而有效提高了显示数据传输的效率和灵活性。 附图说明 [0041]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0042]图1是本申请实施例提供的一种显示设备的结构示意图； [0043]图2是本申请实施例提供的一种显示驱动电路的结构示意图； [0044]图3是本申请实施例提供的一种显示驱动电路的局部结构示意图； [0045]图4是本申请实施例提供的另一种显示驱动电路的局部结构示意图； [0046]图5是本申请实施例提供的又一种显示驱动电路的局部结构示意图。 具体实施方式 [0047]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。 [0048]图1是本申请实施例提供的一种显示设备的结构示意图，参考图1，该显示设备包括：处理器10和显示模组20。其中，该处理器10用于向显示模组20传输显示数据，以供该显示模组20显示图像。 [0049]如图1所示，该显示模组20可以包括显示驱动电路21和显示屏22。该处理器10具有多个数据发送端口，该多个数据发送端口用于通过多个数据通道与显示驱动电路21的多个数据接收端口连接，并用于向显示驱动电路21传输显示数据。该显示驱动电路21用于基于接收到的显示数据，驱动显示屏22显示图像。 [0050]可选地，该显示设备可以为虚拟现实(virtual reality，VR)设备、液晶显示设备、手机、平板电脑、电视机、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。 [0051]该显示设备中的处理器10可以为芯片级系统(system on chip，SoC)。或者，该处理器10可以为微控制单元(micro controller unit，MCU)、微处理器(micro processorunit，MPU)或CPU等其它具备信号处理功能的集成电路。该显示驱动电路21可以为TDDIC。 [0052]在显示设备中，该处理器10可以称为该显示设备的主机，该显示驱动电路21可以称为该处理器10的从机或外围设备。 [0053]可选地，该处理器10与显示模组20的显示驱动电路21之间可以通过MIPI-DSI协议传输显示数据。在MIPI-DSI协议中，处理器10与显示驱动电路21之间的多个数据通道传输数据时，可以包括两种传输模式：高速(high-speed，HS)模式和低功耗(low-power，LP)模式。 [0054]示例的，参考图1，该处理器10与显示驱动电路21之间可以包括4个数据通道：Lane0，Lane1，Lane2，以及Lane3。在高速模式下，处理器10可以通过该4个数据通道向显示驱动电路21传输高速数据，而显示驱动电路21无法通过该4个数据通道向处理器10传输高速数据。也即是，该4个数据通道均可以用于单向地高速传输。其中，该高速数据可以为高速显示数据。 [0055]在低速模式下，该4个数据通道中仅数据通道Lane0能够实现低速数据的双向传输。例如，在低速模式下，处理器10可以通过数据通道Lane0向显示驱动电路21传输该显示驱动电路21的控制参数。或者，显示驱动电路21可以通过数据通道Lane0向处理器10传输该显示驱动电路21的状态信息。再或者，处理器10可以通过数据通道Lane0向显示驱动电路21传输显示屏22的息屏数据，以使显示驱动电路21控制显示屏22息屏。其中，该低速数据也可以称为低速显示数据。 [0056]其中，高速显示数据的传输速率较快(即信号的频率较高)，且高速显示数据的电平值较低(例如电平值为200毫伏)，而低速显示数据的传输速率较慢(即信号的频率较低)，且低速显示数据的电平值较高(例如电平值为1.2伏)。 [0057]图2是本申请实施例提供的一种显示驱动电路的结构示意图。该显示驱动电路可以为如图1所示的显示设备中的显示驱动电路21。参考图2，该显示驱动电路21包括：接口子电路210，与多个数据接收端口一一对应的多个同步子电路220，通道统计子电路230，以及处理子电路240。 [0058]其中，该显示驱动电路21具有多个数据接收端口。该多个数据接收端口用于通过多个数据通道与处理器10的多个数据发送端口连接。例如，参考图2，该显示驱动电路21可以具有4个数据接收端口：RX0，RX1，RX2以及RX3。该4个数据接收端口通过4个数据通道Lane0，Lane1，Lane2，以及Lane3，与处理器10的4个数据发送端口连接。接口子电路210分别与该多个数据接收端口和多个同步子电路220连接，并用于向多个同步子电路220中的每个同步子电路220输出对应的数据接收端口接收到的显示数据，以及使能信号。 [0059]其中，若某个数据接收端口接收到的显示数据为高速显示数据，则接口子电路210传输至对应的同步子电路220的使能信号为有效使能信号。若某个数据接收端口接收到的显示数据为低速显示数据或该数据接收端口未接收到显示数据，则接口子电路210传输至对应的同步子电路220的使能信号为无效使能信号。其中，有效使能信号的电平相对于无效使能信号的电平可以为高电平。 [0060]该多个同步子电路220中的每个同步子电路220分别与通道统计子电路230和处理子电路240连接，并用于将其接收到的显示数据传输至处理子电路240，以及若接收到有效使能信号，则向通道统计子电路230输出第一指示信号。并且，该同步子电路220若接收到无效使能信号，则能够向该通道统计子电路230输出第二指示信号，或不向通道统计子电路230输出指示信号。其中，该第一指示信号的电平相对于第二指示信号的电平可以为高电平。 [0061]该通道统计子电路230与处理子电路240连接，用于统计接收到的第一指示信号的第一数量，并将该第一数量发送至处理子电路240。其中，该第一数量可以小于或等于该多个数据通道的总数。例如，若处理器10与显示驱动电路21之间的数据通道的总数为4，则该第一数量的取值可以小于或等于4。该第一数量也可以称为有效数据通道的数量。 [0062]该处理子电路240，用于基于第一数量对接收到的显示数据进行并串转换。也即是，该处理子电路240能够对第一数量个并行传输的显示数据进行并串转换。该并串转换后的显示数据可以用于驱动显示模组20的显示屏22显示图像。 [0063]可以理解的是，处理器10在通过多个数据通道向显示驱动电路21传输显示数据时，可以仅采用该多个数据通道中的部分数据通道进行显示数据的传输。也即是，该多个数据通道中，仅部分数据通道为有效数据通道。相应的，该显示驱动电路21中的多个同步子电路220中可能仅部分同步子电路220能够接收到接口子电路210传输的显示数据。 [0064]例如，如图2所示，处理器10与显示驱动电路21之间可以包括4个数据通道：Lane0，Lane1，Lane2，以及Lane3。在高速模式下，该多个数据通道中的全部数据通道或仅部分数据通道(例如数据通道Lane0，Lane1和Lane2)能够接收到处理器10传输的高速显示数据。在低速模式下，该多个数据通道中仅数据通道Lane0能够接收到处理器10传输的低速显示数据。 [0065]还可以理解的是，处理器10输出的至少一路显示数据是并行传输至显示驱动电路21的，而显示屏22是基于串行的显示数据显示图像的。因此，该处理子电路240需基于有效数据通道的数量，对接收到的至少一路显示数据进行并串转换，以将该至少一路并行传输的显示数据转换为串行传输的显示数据。该显示数据的并串转换过程也可以称为显示数据的融合。 [0066]例如，若处理子电路240预先确定的第一数量为3，则处理子电路240可以仅对接收到的3路并行传输的显示数据进行并串转换。 [0067]可选地，该处理子电路240还可以用于对并串转换后的显示数据进行封包和验证，该封包和验证后的显示数据即可供显示屏22显示图像。并且，该处理子电路240还能够实现对处理器10发送的显示数据的时序控制。 [0068]还可以理解的是，处理器10在通过多个数据通道中的至少一个数据通道向显示驱动电路21传输显示数据时，该显示驱动电路21对处理器10选择的有效数据通道的数量是未知的。相应的，显示驱动电路21中的处理子电路240若无法确定有效数据通道的数量，或者处理子电路240预先确定的有效数据通道的数量与处理器10实际选择的有效数据通道的数量不一致时，则可能导致处理子电路240在对至少一路显示数据进行并串转换后，得到的串联后数据存在数据丢失的情况。 [0069]在本申请实施例中，通道统计子电路230能够统计有效数据通道的第一数量，并将该第一数量传输至处理子电路240。基于此，处理子电路240能够基于该通道统计子电路230实际统计到的第一数量，对接收到的显示数据进行并串转换，由此，可以避免该处理子电路240并串转换后得到的显示数据存在数据丢失的问题。 [0070]并且，由于该第一数量是统计子电路230基于接口子电路210接收到的至少一路显示数据中，使能信号的为有效使能信号的显示数据的数量确定的，因此该第一数量与处理器10在多个数据通道中选择的有效数据通道的数量一致。由此，可以确保处理子电路240对显示数据进行并串转换的准确性。 [0071]综上所述，本申请公开了一种显示驱动电路，显示驱动电路的接口子电路若通过数据接收端口接收到高速显示数据，则能够向对应的同步子电路传输有效使能信号。同步子电路能基于该有效使能信号，输出第一指示信号，以供通道统计子电路统计其接收到的第一指示信号的第一数量。处理子电路进而能基于该第一数量对同步子电路传输的显示数据进行并串转换。由于该第一数量能够反映显示驱动电路的多个数据接收端口中接收到高速显示数据的数据接收端口的数量，即有效数据通道的数量，因此无需开发人员通过写寄存器的方式配置该有效数据通道的数量，从而有效提高了显示数据传输的效率和灵活性。 [0072]图3是本申请实施例提供的一种显示驱动电路的局部结构示意图。如图3所示，该显示驱动电路21还可以具有时钟接收端口。其中，该时钟接收端口可以包括高速时钟接收端口C_HS_RX以及低速时钟接收端口C_LP_RX。该两个时钟接收端口均可以通过时钟通道与处理器10的时钟发送端口连接，并用于接收处理器10发送的时钟信号。其中，时钟信号可以是以差分信号的形式在时钟通道中传输的，图3中的CP和CN即为时钟通道传输时钟信号时的一对差分时钟线。 [0073]可选地，该显示驱动电路21的多个数据接收端口可以包括1个第一数据接收端口和3个第二数据接收端口。该第一数据接收端口可以用于接收对应的一个信号发送端口发送的高速显示数据或低速显示数据。每个第二数据接收端口可以用于接收对应的一个信号发送端口发送的高速显示数据。 [0074]参考图2，该处理器10与显示模组20的显示驱动电路21之间可以包括4个数据通道：Lane0，Lane1，Lane2，以及Lane3。该数据通道Lane0可以与多个数据接收端口中的第一数据接收端口连接。该数据通道Lane1，Lane2，以及Lane3可以分别与多个第二数据接收端口连接。 [0075]在本申请实施例中，在处理器10与显示驱动电路21之间的多个数据通道中，仅数据通道Lane0能够实现高速显示数据和低速显示数据的传输，其余的数据通道仅能够传输高速显示数据。因此，第一数据接收端口既能够接收到高速显示数据，又能够接收到低速显示数据。 [0076]相应的，如图3所示，第一数据接收端口可以包括高速数据接收端口D_HS_RX和低速数据接收端口D_LP_RX。其中，在高速模式下，第一数据接收端口中的高速数据接收端口D_HS_RX能够接收数据通道Lane0传输的高速显示数据。在低速模式下，第一数据接收端口中的低速数据接收端口D_LP_RX能够接收数据通道Lane0传输的低速显示数据或低功耗信号。 [0077]可以理解的是，该第一数据接收端口中的高速数据接收端口D_HS_RX能够对数据通道Lane0传输的数据进行检测，以确定该数据是否为高速显示数据。若该数据为高速显示数据，则该高速数据接收端口D_HS_RX可以接收该高速显示数据，并将该高速显示数据传输至其所连接的电路。若该数据为低速显示数据或低功耗信号，则该高速数据接收端口D_HS_RX不接收该低速显示数据或低功耗信号。相应的，该低速显示数据或低功耗信号可以由第一数据接收端口中的低速数据接收端口D_LP_RX接收。 [0078]可选地，该高速数据接收端口D_HS_RX可以基于数据通道Lane0传输的数据的传输速率以及该数据的电平值，检测该数据是否为高速显示数据。 [0079]该第二数据接收端口也可以包括高速数据接收端口D_HS_RX和低速数据接收端口D_LP_RX(图3中未示出)。在高速模式下，该高速数据接收端口D_HS_RX能够接收高速显示数据。在低速模式下，低速数据接收端口D_LP_RX仅能够接收低功耗信号，以使得其所连接的电路进入默认的低功耗状态，即不传输显示数据的状态。 [0080]在本申请实施例中，显示数据是以差分信号的形式进行传输的。例如，参考图3，DP0和DN0可以为数据通道Lane0传输显示数据的一对差分信号线。可选地，参考图3，高速数据接收端口D_HS_RX和高速时钟接收端口C_HS_RX输入端还可以设置有电阻R_T，该电阻R_T用于实现高速显示数据和高速时钟信号的阻抗匹配。 [0081]其中，在MIPI-DSI协议中，该多个数据接收端口，以及时钟接收端口可以称为该MIPI-DSI协议的物理层中的模拟部分。 [0082]可选地，参考图3，该接口子电路210可以包括：控制子电路211，以及与多个数据接收端口一一对应连接的多个高速传输子电路212。图3中只示意性示出了第一数据接收端口中高速数据接收端口D_HS_RX所对应的一个高速传输子电路。该控制子电路211分别与显示驱动电路21的时钟接收端口，以及每个高速传输子电路212连接。每个高速传输子电路212还与对应的一个同步子电路220连接。 [0083]其中，控制子电路211用于基于时钟接收端口接收到的时钟信号，向每个高速传输子电路传输控制信号。高速传输子电路212用于在控制信号的控制下，若接收到数据接收端口传输的高速显示数据，则将该高速显示数据传输至对应的一个同步子电路220，并向对应的一个同步子电路220传输有效使能信号，以及在数据接收端口接收到的显示数据为低速显示数据或未接收到显示数据，向对应的一个同步子电路220传输无效使能信号。其中，每个高速传输子电路212接收到的数据是其对应的数据接收端口中的高速数据接收端口D_HS_RX接收到的高速显示数据。 [0084]在本申请实施例中，当处理器10向显示驱动电路21传输高速显示数据时，处理器10的时钟发送端口会通过时钟通道向显示驱动电路21的时钟接收端口发送高速时钟信号。该时钟通道会进入高速模式。高速时钟信号传输至显示驱动电路21时，该时钟接收端口中的高速时钟接收端口C_HS_RX会接收该高速时钟信号。该控制子电路211进而能够接收到该高速时钟信号，并向高速传输子电路212传输控制信号。 [0085]该高速传输子电路212在接收到数据接收端口传输的高速显示数据后，能够将该高速显示数据传输至其所对应的一个同步子电路220，并控制该显示数据的使能信号的电平为有效使能信号。若高速传输子电路212未接收到数据接端口传输的高速显示数据，则可以控制该使能信号为无效使能信号。 [0086]可以理解的是，处理器10与显示驱动电路21之间的多个数据通道在未传输高速显示数据时，均默认处于低功耗状态。处理器10向显示驱动电路21传输的显示数据可以包括该低功耗信号。该低功耗信号的传输速率和电平值，可以与低速显示数据相同。 [0087]参考图3，该接口子电路210还可以包括通道控制子电路213以及低功耗传输子电路214。该通道控制子电路213分别与低速数据接收端口D_LP_RX和低功耗传输子电路214连接。该低功耗传输子电路214还与同步子电路220的输入端连接，且该同步子电路220为数据通道Lane0对应的同步子电路220。 [0088]该通道控制子电路213可以用于控制高速数据接收端口D_HS_RX和低速数据接收端口D_HS_RX的工作状态(例如控制数据接收端口接收显示数据的速率)。并且，该通道控制子电路213还可以将低速数据接收端口D_LP_RX接收到的低速显示数据传输至低功耗传输子电路214。该低功耗传输子电路214进而能够将低速显示数据输出至其所连接的同步子电路220。 [0089]基于上述分析可知，对于数据通道Lane0所连接的数据接收端口，若该数据通道Lane0传输的显示数据为高速显示数据，则该高速显示数据会通过高速数据接收端口D_HS_RX传输至高速传输子电路212。若该数据通道Lane0传输的显示数据为低速显示数据，则该高速显示数据会通过低速数据接收端口D_LP_RX传输至低功耗传输子电路214。 [0090]可以理解的是，在MIPI-DSI协议中，该接口子电路210可以称为该MIPI-DSI协议的物理层中的数字部分。 [0091]可选地，高速显示数据可以包括同步头和有效数据(valid data)。每个同步子电路220，还可以用于若检测到显示数据中的同步头，则将显示数据中的有效数据传输至处理子电路240，并向通道统计子电路230传输第一指示信号。其中，该高速显示数据中的有效数据为用于供显示屏22显示图像的数据。 [0092]可以理解的是，处理器10与显示驱动电路21之间的多个数据通道在传输低速显示数据或未接收到显示数据时，其默认均处于低速状态(也可以称为低功耗状态)。相应的，每个同步子电路220在默认情况下接收到的信号均为低功耗信号。当同步子电路220接收到有效使能信号和高速显示数据时，该同步子电路220能够确定其对应的数据通道已进入高速模式，且该数据通道传输有高速显示数据。因此，该同步子电路220能够对其接收到的显示数据进行检测。该同步子电路220若检测到同步头，则可以确定该后续传输的显示数据均为有效数据，因此可以将后续接收到的数据作为有效数据传输至处理子电路240，并向通道统计子电路230传输第一的指示信号。 [0093]在本申请实施例中，该高速显示数据的同步头位于该高速显示数据的同步头序列包中。高速显示数据是以字节为单位传输的，因此该高速显示数据的同步头序列包可以包括8比特(bit)二进制数。并且，多个数据通道传输的多路高速显示数据的同步头序列包可以不同，该多个同步头序列包所包括的同步头相同。其中，该多个同步头序列包所包括的同步头可以为6bit的目标序列，例如为“011101”。相应的，同步子电路220在对高速显示数据的同步包进行检测的过程中，若检测到某一字节包括的6bit序列为该目标序列，则可以确定该字节为该高速显示数据的同步头序列包，该目标序列为同步头。 [0094]可选地，如图4所示，每个同步子电路220可以包括：采样子电路221和识别子电路222。该采样子电路分221别与接口子电路210和识别子电路222连接，该识别子电路222分别与通道统计子电路230和处理子电路240连接。 [0095]其中，该采样子电路221用于在接收到的使能信号为有效使能信号时，对接收到的显示数据进行采样，并将采样结果传输至识别子电路222。该识别子电路222用于若基于采样结果，检测到显示数据中的同步头，则将显示数据中的有效数据传输至处理子电路240，并向通道统计子电路230传输第一指示信号。 [0096]在本申请实施例中，每个同步子电路220中的采样子电路221若接收到的使能信号为有效使能信号，则能够确定该同步子电路220对应的数据通道进入高速模式。基于此，该采样子电路221能够基于接口子电路210接收到的时钟信号，对接口子电路210输出的显示数据进行采样，并将采样结果发送至识别子电路222。其中，该采样子电路211可以在时钟信号的上升沿和下降沿进行采样。 [0097]该识别子电路222若基于采样结果检测到高速显示数据的同步头，则可以确定后续传输的显示数据均为有效数据。基于此，该识别子电路222可以将后续接收到的数据作为有效数据传输至处理子电路240。 [0098]可选地，该高速显示数据还可以包括包尾。该包尾用于指示该高速显示数据中的有效数据已传输完成。该识别子电路222还用于若基于采样结果，检测到显示数据中的包尾，则停止向处理子电路240传输显示数据，并停止向通道统计子电路230传输第一指示信号。 [0099]可以理解的是，高速显示数据在传输过程中，有效数据位于同步头和包尾之间。因此，识别子电路222若检测到包尾，则可以确定高速显示数据中的有效数据已完成传输。基于此，该识别子电路222可以停止向通道统计子电路230传输第一指示信号。 [0100]其中，该包尾为高速显示数据中有效数据的最后一位取反后的电平值(例如可以为“0”或“1”)。并且，该包尾且具有一定长度。因此，当识别子电路222持续检测到某一固定电平的数据，则可以确定该数据为高速显示数据的包尾。 [0101]可选地，对于每个同步子电路220中的采样子电路221，该采样子电路在接收到显示数据后，还可以基于接口子电路传输的时钟信号，对接收到的显示数据进行数据同步。由此，能够使得并行传输的至少一路显示数据能够同步传输。 [0102]图5是本申请实施例提供的又一种显示驱动电路的局部结构示意图。如图5所示，该通道统计子电路230可以包括：加法器231。该加法器231用于对接收到的第一指示信号进行求和，并将求和得到的第一数量发送至处理子电路240。 [0103]在本申请实施例中，该加法器231可以具有多个输入端，每个输入端可以与一个同步子电路220的输出端连接。该加法器231可以对其多个输入端中至少一个输入端接收到的第一指示信号进行求和。其中，该加法器231接收到的第一指示信号的第一数量即为处理器10与显示驱动电路21之间的多个数据通道中，传输有高速显示数据的数据通道的数量(即有效数据通道的数量)。加法器231在得到求和结果后，能够将求和结果传输至处理子电路240。 [0104]基于前文分析可知，处理器10与显示驱动电路21之间的多个数据通道中，可能仅部分数据通道传输有高速显示数据，进而使得多个同步子电路220中仅部分同步子电路向加法器231输出第一指示信号。其余同步子电路220可以向加法器输出第二指示信号，或停止向加法器231输出信号。其中，该第一指示信号的电平相对于第二指示信号的电平可以为高电平。基于此，对于加法器231的多个输入端接收到的信号，该加法器231可以仅对电平为第一指示信号进行求和，并将求和得到的第一数量发送至处理子电路240。由此，该处理子电路240可以基于该第一数量对其接收到的至少一路高速显示数据中的有效数据进行并串转换。 [0105]可选地，如图5所示，该显示驱动电路21还可以包括寄存器250。该通道统计子电路230还可以包括：数据选择器(multiplexer，MUX)232。该寄存器250分别与数据选择器232的控制端C和第一输入端IN1连接。该数据选择器232的第二输入端IN2与加法器231的输出端O1连接，该数据选择器232的输出端O2与处理子电路240连接。 [0106]其中，该寄存器250用于向数据选择器232的控制端C传输选择信号，并向第一输入端IN1传输有效数据通道的第二数量。该数据选择器232用于若该选择信号的为第一选择信号，则将其第一输入端IN1接收到的第二数量传输至处理子电路240，以及若选择信号为第二选择信号，则将第二输入端IN2接收到的第一数量传输至处理子电路240。其中，该第一选择信号的电平相对于第二选择信号的电平值可以为高电平。 [0107]在本申请实施例中，该寄存器250向数据选择器232的第一输入端IN1传输有效数据通道的第二数量，可以是开发人员预先写入该寄存器250。该寄存器250可以基于预先设定的传输需求，向数据选择器232输出第一选择信号或第二选择信号。 [0108]该第一选择信号用于指示数据选择器232将其第一输入端IN1接收到的第二数量传输至处理子电路240。在该实现方式中，处理子电路240能够基于寄存器250中配置的有效数据通道的数量对接收到的有效数据进行并串转换的。 [0109]该第二选择信号用于指示数据选择器232将其第二输入端IN2接收到的第一数量传输至处理子电路240。在该实现方式中，处理子电路240能够基于通道统计子电路230中的加法器231统计得到的第一数量(即实际统计得到的有效数据通道的数量)，对接收到的有效数据进行并串转换的。 [0110]基于上述分析可知，处理子电路240既可以基于预先确定的第二数量对接收到的高速显示数据中的有效数据进行处理，又可以基于通道子电路230中加法器231实际检测得到的第一数量对接收到的高速显示数据中的有效数据进行处理。由此，有效提高了处理子电路240对高速显示数据进行处理的灵活性。 [0111]可选地，该显示驱动电路21还可以设置有焊盘(pad)。该pad可以作为显示驱动电路21的一个引脚或控制端与处理器10连接。该数据选择器232的控制端C还可以与该pad连接。该控制端C可以基于该pad的电平，选择器第一输入端IN1接收到的第二数量或第二输入端IN2接收到的第一数量进行传输。 [0112]例如，当该pad的电平为第一电平时，数据选择器232可以选择其第一输入端IN1接收到的第二数量进行输出。当该pad的电平为第二电平时，数据选择器232可以选择其第二输入端IN2接收到的第一数量进行输出。可选地，该第一电平相对于第二电平可以为高电平。 [0113]可以理解的是，处理器10在多个数据通道中选择至少一个有效数据通道时，是从多个数据通道中编号最小的数据通道(例如Lane0)开始，并按照该多个数据通道的编号由小到大的顺序进行选择的。也即是，处理器10在多个数据通道中选择出的有效数据通道至少包括数据通道Lane0。例如，若该多个数据通道包括4个数据通道：Lane0，Lane1，Lane2和Lane3。当处理器10需从该4个数据通道中选择1个数据通道作为有效数据通道时，处理器10可以选择数据通道Lane0。当处理器10需选择2个数据通道作为有效数据通道时，处理器10可以选择数据通道Lane0和Lane1。当处理器10需选择3个数据通道作为有效数据通道时，处理器10可以选择数据通道Lane0，Lane1和Lane2。 [0114]并且，处理器10在将显示数据分配给选择出的多个数据通道进行并行传输时，也是按照数据通道的编号对显示数据进行分配的。 [0115]由此可知，处理子电路240在确定有效数据通道的数量后，能够直接确定处理器10选择的有效数据通道的编号，以及对至少一路有效数据进行并串转换时，至少一路有效数据的串联时的排布顺序。 [0116]综上所述，本申请实施例提供了一种显示驱动电路，该显示驱动电路的接口子电路若通过数据接收端口接收到高速显示数据，则能够向对应的同步子电路传输有效使能信号。同步子电路能基于该有效使能信号，输出第一指示信号，以供通道统计子电路统计其接收到的第一指示信号的第一数量。处理子电路进而能基于该第一数量对同步子电路传输的显示数据进行并串转换。由于该第一数量能够反映显示驱动电路的多个数据接收端口中接收到高速显示数据的数据接收端口的数量，即有效数据通道的数量，因此无需开发人员通过写寄存器的方式配置该有效数据通道的数量，从而有效提高了显示数据传输的效率和灵活性。 [0117]可以理解的是，本申请中术语“至少一个”是指一个或多个，“多个”的含义是指两个或两个以上。 [0118]在本文中提及的“和/或”，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。 [0119]本申请中术语“第一”“第二”等字样用于对作用和功能基本相同的相同项或相似项进行区分，应理解，“第一”、“第二”、“第n”之间不具有逻辑或时序上的依赖关系，也不对数量和执行顺序进行限定。 [0120]以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。