기 술 분 야 [0001]본 개시는, 디바이스에 전원 전압 혹은 전원 전류를 공급하는 전원 장치에 관한 것이다. 배 경 기 술 [0002]근래, 에너지 절약화를 목적으로 하여, 고전압을 고속으로 스위칭하는 것에 의해 고효율의 전력 변환이 가능한 SiC(탄화 규소) FET(Field-Effect Transistor)나 GaN(질화 갈륨) HEMT(High Electron Mobility Transistor) 등의 파워 디바이스의 연구 개발이 활발해지고 있다. 그에 따라, 고전압을 인가하는 디바이스 시험의 수요도 증대하고, 시험 시간 단축의 요구가 강해지고 있다. 그들의 디바이스 시험에 있어서는 1000V, 디바이스에 따라서는 2000V의 고전압이면서 고정밀의 직류 전압 인가가 필요하다. [0003]시험 장치용의 전원 장치의 최고 출력 전압이, 부하에 공급해야 하는 고전압에 못 미치는 경우, 복수의 채널의 전원 장치(이하, 전원 유닛이라 한다)를 직렬 접속(이하, 스택(stack) 접속)할 필요가 있다. 선행기술문헌 [0004]일본국 공개특허공보 2013-138557호 공보일본국 공표특허공보 2013-535949호 공보 해결하려는 과제 [0005]도 1은, 고전압 전원(100R)의 블록도이다. 도 1을 참조하면, 고전압 전원(100R)은, 스택 접속된 복수 채널(CH1~CHN)의 전원 유닛(110_1~110_N)을 구비한다. 각 채널의 전원 유닛(110)은, 1차측(P)과 2차측(S)을 구비하고, 1차측(P)과 2차측(S)은, 트랜스나 커패시터 등의 아이솔레이션 배리어(112)를 통해 절연되어 있다. 복수의 전원 유닛(110_1~110_N)의 1차측(P)의 접지 단자(GND)끼리는, 공통으로 접속된다. [0006]전원 유닛(110)의 2차측(S)에는, 양극 출력(OUTP)과 음극 출력(OUTN)이 마련되고, 양극 출력(OUTP)과 음극 출력(OUTN) 사이에는, 출력단(120)이 마련된다. 도 1의 구성에서는, 전체 채널이 독립으로 동작하고, i번째(i=1~N)의 채널의 출력단(120)은, 자신의 출력 전압(V_i)이 목표값(V_REF)에 접근하도록 정전압 제어된다. [0007]i번째(1≤i≤N-1)의 채널의 전원 유닛(110_i)의 음극 출력(OUTN)은, i+1번째의 채널의 전원 유닛(110_(i+1))의 양극 출력(OUTP)과 접속된다. 1번째의 채널의 전원 유닛(110_1)의 양극 출력(OUTP)은 부하(1)와 접속되고, N번째의 채널의 전원 유닛(110)의 음극 출력(OUTN)은 접지된다. [0008]부하(1)의 양단간에 공급되는 고전압(V_OUTH)은, 각 채널의 출력단(120)의 발생 전압(V₁~V_N)의 합이고, 이하의 식으로 표시된다. [0009]V_OUTH=Σ_1:NV_i [0010]V₁~V_N각각이 V_REF로 안정화되는 정상 상태에서는, 출력 전압(V_OUTH)은, NХV_REF가 된다. [0011]복수의 채널의 전원 유닛을 스택 접속하는 경우의 문제를 설명한다. 도 2(a)는, 고전압 전원의 출력 전압의 파형도(시뮬레이션 결과)이고, 도 2(b)는, 스택 단수(N)와 세틀링 시간의 관계를 나타내는 도면이다. 한편, 전압 파형은, 세틀링 후의 전압 레벨로 나눗셈하여 정규화하고 있다. "simulation"은, 도 2(a)의 파형으로부터 얻어지는 스택 단수(N)와 세틀링 시간의 관계를 나타내고 있고, 스택 단수(N)를 늘릴수록, 세틀링 시간이 길어져 버린다. 한편, "expectation"에서 나타내는 바와 같이, 세틀링 시간은 스택 단수(N)에 관계없이 일정한 것이 바람직하다. [0012]본 개시의 일 태양은, 이와 같은 상황에 있어서 안출된 것으로, 그 예시적인 일 목적은, 세틀링 시간을 단축한 고전압 전원의 제공에 있다. 과제의 해결 수단 [0013]본 개시의 일 태양에 따른 전원 장치는, 스택 접속되는 복수 채널의 전원 유닛을 구비한다. 복수 채널의 전원 유닛은 각각, 양극 출력 및 음극 출력; 제어 신호에 따라, 양극 출력과 음극 출력 사이에 출력 전압을 발생시키는 출력단; 및 출력 전압을 나타내는 전압 검출 신호를 생성하는 전압 검출기를 구비한다. 복수 채널의 하나인 마스터 채널의 전원 유닛은, 복수 채널의 나머지인 슬레이브 채널의 전원 유닛으로부터 전압 검출 신호를 수신하고, 전체 채널의 전압 검출 신호에 따른 피드백 신호를 생성하는 피드백 신호 생성부; 및 피드백 신호가 목표값에 접근하도록, 제어 신호를 생성하는 피드백 컨트롤러를 더 구비한다. 전체 채널의 출력단은, 마스터 채널의 피드백 컨트롤러가 생성하는 제어 신호에 따라 동작한다. [0014]본 개시의 일 태양은, 전원 유닛이다. 이 전원 유닛은, 복수개를 스택하여 전원 장치를 구성할 수 있다. 전원 유닛은, 양극 출력 및 음극 출력; 제어 신호에 따라, 양극 출력과 음극 출력 사이에 출력 전압을 발생시키는 출력단; 출력 전압을 나타내는 전압 검출 신호를 생성하는 전압 검출기; 마스터 채널로 설정되었을 때 액티브로 되어, 전체 채널의 전압 검출 신호에 따른 피드백 신호를 생성하는 피드백 신호 생성부; 마스터 채널로 설정되었을 때 액티브로 되어, 피드백 신호가 목표값에 접근하도록, 제어 신호를 생성하는 피드백 컨트롤러; 및 마스터 채널로 설정되었을 때, 다른 채널로부터 전압 검출 신호를 수신하는 한편, 다른 채널에 제어 신호를 송신하고, 슬레이브 채널로 설정되었을 때, 마스터 채널로부터 제어 신호를 수신하는 한편, 마스터 채널에 전압 검출 신호를 송신하는 인터페이스 회로를 구비한다. [0015]한편, 이상의 구성 요소의 임의의 조합이나, 본 개시의 구성 요소나 표현을, 방법, 장치, 시스템 등의 사이에서 서로 치환한 것도, 본 개시의 태양으로서 유효하다. 발명의 효과 [0016]본 개시의 일 태양에 의하면, 스택 단수가 많을 때의 세틀링 시간을 단축할 수 있다. 도면의 간단한 설명 [0017]도 1은, 고전압 전원의 블록도이다. 도 2(a)는, 고전압 전원의 출력 전압의 파형도(시뮬레이션 결과)이고, 도 2(b)는, 스택 단수(N)와 세틀링 시간의 관계를 나타내는 도면이다. 도 3은, 도 1의 고전압 전원의 등가 회로도이다. 도 4는, 실시형태에 따른 전원 장치를 구비하는 시험 장치를 나타내는 블록도이다. 도 5는, 실시예 1에 따른 마스터 채널의 전원 유닛의 구성예를 나타내는 블록도이다. 도 6은, 실시예 2에 따른 전원 유닛의 블록도이다. 도 7(a), (b)는, 마스터 모드, 슬레이브 모드에 있어서의 도 6의 전원 유닛의 상태를 나타내는 도면이다. 도 8은, 전원 유닛의 구체적인 구성예를 나타내는 블록도이다. 도 9는, 도 8의 전원 유닛을 2개 조합한 전원 장치의 동작 파형도이다. 발명을 실시하기 위한 구체적인 내용 [0018](실시형태의 개요) [0019]본 개시의 몇몇 예시적인 실시형태의 개요를 설명한다. 이 개요는, 후술하는 상세한 설명의 서론으로서, 실시형태의 기본적인 이해를 목적으로 하여, 하나 또는 복수의 실시형태의 여러 개념을 간략화하여 설명하는 것이고, 발명 혹은 개시의 범위를 한정하는 것은 아니다. 또한 이 개요는, 생각되는 모든 실시형태의 포괄적인 개요가 아니고, 실시형태의 빠져서는 안 되는 구성 요소를 한정하는 것은 아니다. 편의상, "일 실시형태"는, 본 명세서에 개시하는 하나의 실시형태(실시예나 변형예) 또는 복수의 실시형태(실시예나 변형예)를 가리키는 것으로서 사용하는 경우가 있다. [0020]먼저, 스택 단수(N)가 클수록, 세틀링 시간이 길어지는 이유에 대해, 본 발명자들이 고찰한 결과를 설명한다. [0021]도 3은, 도 1의 고전압 전원(100R)의 등가 회로도이다. 도 1에 나타내는 바와 같이, 각 채널의 전원 유닛(110)은, 1차측(P)의 접지 단자(GND)와 2차측(S)의 음극 출력(OUTN) 사이에, 아이솔레이션 용량(C_ISO)이 존재한다. 도 3에 나타내는 바와 같이, 아이솔레이션 용량(C_ISO)은, 출력단(120)으로부터 정전 용량 부하로서 보이고, 스택의 단수(채널수)(N)가 증가할수록, 정전 용량 부하가 커진다. [0022]채널마다, 정전 용량 부하의 크기가 다르기 때문에, 세틀링 성능은, 채널마다 편차가 발생한다. 이 세틀링 성능의 편차가, 고전압 전원(100R)의 출력 전압(V_OUTH)의 세틀링 시간이 길어지는 원인의 하나가 된다. [0023]또한, 전원 유닛(110)(출력단(120))에는, 전류 클램프 기능(과전류 보호 기능)이 실장되는 경우가 많다. 구체적으로는, 전원 유닛(110)의 출력단(120)은, 그 출력 전류가 소정의 한계값보다 낮은 상태에서는, 정전압 제어가 유효하지만, 출력 전류가 한계값을 초과하면, 정전압 제어가 무효가 되어, 출력 전류가 한계값에 제한된다(전류 클램프 제어 혹은 정전류 제어라고도 한다). [0024]정전 용량 부하가 존재하는 상태에서 전압 인가를 실시하면, 정전 용량 부하에 대해 돌입 전류가 흘러든다. 각 출력단(120)의 출력 전류는, 부하에 흐르는 부하 전류와, 돌입 전류의 합인 바, 돌입 전류의 크기는, 채널마다 다른 경우가 있다. 즉 1단째의 채널에서는 아이솔레이션 용량(C_ISO)이 보이지 않기 때문에, 돌입 전류가 발생하기 어려운 것에 대해, 2단째 이후의 채널에서는, 정전 용량(C_ISO)이 보이기 때문에, 돌입 전류가 발생하기 쉽다. [0025]일부의 채널에서 큰 돌입 전류가 발생하면, 그 채널의 출력단(120)의 동작 모드가, 정전압 제어에서 전류 클램프 제어로 이행한다. 전류 클램프 제어와 정전압 제어가 병존하면, 도 2(a)에 나타낸 바와 같이, 고전압 전원(100R)의 출력 전압(V_OUTH)에 변곡점이 나타나 파형이 왜곡된다. 그리고 스택 단수가 증가할수록, 충전해야 하는 정전 용량이 증가하기 때문에, 출력 전압(V_OUTH)이 상승하는 기울기는 작아지기 때문에, 세틀링 시간이 길어진다. [0026]이하에서는, 세틀링 시간의 증가를 억제하기 위한 기술을 설명한다. [0027]일 실시형태에 따른 전원 장치는, 스택 접속되는 복수 채널의 전원 유닛을 구비한다. 복수 채널의 전원 유닛은 각각, 양극 출력 및 음극 출력; 제어 신호에 따라, 양극 출력과 음극 출력 사이에 출력 전압을 발생시키는 출력단; 및 출력 전압을 나타내는 전압 검출 신호를 생성하는 전압 검출기를 구비한다. 복수 채널의 하나인 마스터 채널의 전원 유닛은, 복수 채널의 나머지인 슬레이브 채널의 전원 유닛으로부터 전압 검출 신호를 수신하고, 전체 채널의 전압 검출 신호에 따른 피드백 신호를 생성하는 피드백 신호 생성부; 및 피드백 신호가 목표값에 접근하도록, 제어 신호를 생성하는 피드백 컨트롤러를 더 구비한다. 전체 채널의 출력단은, 마스터 채널의 피드백 컨트롤러가 생성하는 제어 신호에 따라 동작한다. [0028]이 구성에 의하면, 복수 채널의 전원 유닛의 출력단이, 같은 제어 신호에 따라 동작한다. 그 때문에, 채널마다의 세틀링 성능의 편차를 해소할 수 있고, 이에 의해, 채널수를 늘렸을 때 세틀링 시간이 증가하는 것을 억제할 수 있다. [0029]일 실시형태에 있어서, 마스터 채널의 전원 유닛은, 출력단의 출력 전류를 나타내는 전류 검출 신호를 생성하는 전류 검출기를 더 구비해도 좋다. 피드백 컨트롤러는, 전류 검출 신호가 소정의 한계값을 초과할 때, 전류 검출 신호가 한계값에 접근하도록, 제어 신호를 생성해도 좋다. [0030]전류 클램프 제어는, 마스터 채널이 주도하여 전체 채널에서 일제히 유효해진다. 따라서, 전류 클램프 제어와 정전압 제어와의 혼재를 방지할 수 있고, 세틀링 시간이 길어지는 것을 억제할 수 있다. [0031]복수 채널의 전원 유닛은 각각, 피드백 신호 생성부와 피드백 컨트롤러를 구비하고, 동일하게 구성되어도 좋다. 각 전원 유닛은, 마스터 모드와 슬레이브 모드가 선택 가능하고, 마스터 모드로 설정되었을 때, 피드백 신호 생성부와 피드백 컨트롤러가 유효화되고, 슬레이브 모드로 설정되었을 때, 피드백 신호 생성부와 피드백 컨트롤러가 무효화되어도 좋다. 한편, "어떤 회로 블록을 무효화하는" 것은, 해당 블록을 동작시키지 않는 경우뿐만 아니라, 동작은 시키지만, 그 출력을 차단 혹은 마스크하는 등 하여 사용하지 않는 경우도 포함할 수 있다. [0032]동일한 전원 유닛을 복수 준비하고, 접속 관계를 재편하여, 모드를 적절히 설정하는 것에 의해, 부하의 개수를 변화시키거나 하는 것이 가능해진다. 예를 들면 N개의 전원 유닛이 있는 경우에, N개를 스택하여 그 중의 하나를 마스터 모드, 나머지를 슬레이브 모드로 하면, 1개의 부하에 대해 전력을 공급할 수 있다. 혹은, N개 모두를 마스터 모드로 하여 독립으로 사용하면, N개의 부하에 대해 전력을 공급할 수 있다. [0033]피드백 신호는, 전체 채널의 전압 검출 신호의 평균값이어도 좋다. 이에 의해, 전체 채널의 출력단이나 전압 검출기의 특성의 편차를 가미하여, 정확한 전압을 생성할 수 있다. [0034]마스터 채널은, 복수 채널 중 최상단에 위치해도 좋다. 돌입 전류가 가장 적은 최상단을 마스터 채널로 하는 것에 의해, 전류 클램프가 걸리기 어려워지고, 세틀링 시간을 단축할 수 있다. [0035]일 실시형태에 따른 전원 유닛은, 복수개를 스택하여 전원 장치를 구성할 수 있다. 전원 유닛은, 양극 출력 및 음극 출력; 제어 신호에 따라, 양극 출력과 음극 출력 사이에 출력 전압을 발생시키는 출력단; 출력 전압을 나타내는 전압 검출 신호를 생성하는 전압 검출기; 마스터 채널로 설정되었을 때 액티브로 되어, 전체 채널의 전압 검출 신호에 따른 피드백 신호를 생성하는 피드백 신호 생성부; 마스터 채널로 설정되었을 때 액티브로 되어, 피드백 신호가 목표값에 접근하도록, 제어 신호를 생성하는 피드백 컨트롤러; 및 마스터 채널로 설정되었을 때, 다른 채널로부터 전압 검출 신호를 수신하는 한편, 다른 채널에 제어 신호를 송신하고, 슬레이브 채널로 설정되었을 때, 마스터 채널로부터 제어 신호를 수신하는 한편, 마스터 채널에 전압 검출 신호를 송신하는 인터페이스 회로를 구비한다. [0036]이 구성에 의하면, 복수 채널을 스택한 경우에, 모든 전원 유닛의 출력단이, 같은 제어 신호에 따라 동작한다. 그 때문에, 채널마다의 세틀링 성능의 편차를 해소할 수 있고, 이에 의해, 채널수를 늘렸을 때 세틀링 시간이 증가하는 것을 억제할 수 있다. 또한, 동일한 전원 유닛을 복수 준비하고, 접속 관계를 재편하여, 모드를 적절히 설정하는 것에 의해, 부하의 개수를 변화시키거나 하는 것이 가능해진다. [0037](실시형태) [0038]이하, 실시형태에 대해, 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등의 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 적절히 중복된 설명은 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다. [0039]본 명세서에 있어서, "부재 A가, 부재 B과 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우 외에, 부재 A와 부재 B가, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상하지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다. [0040]마찬가지로, "부재 C가, 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 외에, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상하지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다. [0041]도 4는, 실시형태에 따른 전원 장치(100)를 구비하는 시험 장치(2)를 나타내는 블록도이다. 시험 장치(2)는, DUT(피시험 디바이스)(1)에 전압 신호나 전류 신호 등의 시험 신호를 인가하여, DUT(1)의 응답을 측정한다. DUT(1)의 종류는 특히 한정되지 않지만, 고내압 파워 트랜지스터나 파워 모듈 등의 1000V를 초과하는 바와 같은 고전압의 전압 인가를 필요로 하는 디바이스 혹은 그러한 디바이스를 포함하는 회로, 혹은 회로 시스템이, 본 시험 장치(2)의 시험 대상으로서 바람직하다. [0042]시험 장치(2)는, DUT(1)에 전원 신호를 공급하는 전원 장치(100)를 구비한다. 전원 신호는, 전형적으로는, 소정의 전압 레벨에 안정화된 전압 신호(V_OUTH)이다. 한편, 도 4에서는, DUT(1)에 직접, 전원 신호(V_OUTH)가 공급되고 있지만, 이에 한정되지 않고, 이 전원 신호(V_OUTH)는, DUT(1)의 주변 회로나, DUT(1)를 구동하는 회로, DUT(1)와의 인터페이스가 되는 회로에 공급되어도 좋다. [0043]시험 장치(2)는, 전원 장치(100)에 더해, 전압 센서나 전류 센서, 신호 발생기나 드라이버, 비교기, A/D 컨버터, D/A 컨버터 등을 구비하지만, 그들은 DUT(1)의 종류나 시험 항목에 상응하고 있고, 도 4에서는 생략하고 있다. [0044]전원 장치(100)는, 스택 접속되는 복수 N채널(CH1~CHN)의 전원 유닛(200_1~200_N)을 구비한다. 각 전원 유닛(200)은, 양극 출력(OUTP)과 음극 출력(OUTN)을 구비하고 있다. 전원 유닛(200)은, 도 1의 전원 유닛(110)과 동일하게, 절연된 1차측과 2차측을 구비하고 있지만, 도 4에는 2차측의 구성만을 나타낸다. 음극 출력(OUTN)은, 2차측의 기준 전위(그라운드)를 이룬다. [0045]i번째(1≤i≤N-1)의 채널의 전원 유닛(110_i)의 음극 출력(OUTN)은, i+1번째의 채널의 전원 유닛(110_(i+1))의 양극 출력(OUTP)과 접속된다. 1번째의 채널의 전원 유닛(110_1)의 양극 출력(OUTP)은 부하(1)와 접속되고, N번째의 채널의 전원 유닛(110)의 음극 출력(OUTN)은 접지된다. [0046]복수 채널의 전원 유닛(200)은 각각, 출력단(210), 전압 검출기(220)를 구비한다. i번째(i=1~N)의 전원 유닛(200_i)의 출력단(210)은, 제어 신호(Vctrl)에 따라, 양극 출력(OUTP)과 음극 출력(OUTN) 사이에 출력 전압(V_i)을 발생시킨다. 또한 i번째의 전원 유닛(200_i)의 전압 검출기(220)는, 대응하는 출력 전압(V_i)을 나타내는 전압 검출 신호(Vs_i)를 생성한다. [0047]본 실시형태에 있어서, 복수 N채널(CH1~CHN)은, 하나가 마스터 채널로, 나머지가 슬레이브 채널로 설정된다. 이에 한정되지 않지만, 도 4에서는 1번째의 채널(CH1)이 마스터 채널이고, 2번째~N번째의 채널(CH2~CHN)이 슬레이브 채널이다. [0048]마스터 채널과 슬레이브 채널 사이는, 신호의 송수신이 가능하게 되어 있다. 슬레이브 채널의 전원 유닛(200_2~200_N)은, 전압 검출 신호(Vs₁~Vs_N)를, 마스터 채널의 전원 유닛(200_1)에 송신한다. [0049]마스터 채널의 전원 유닛(200_1)은, 출력단(210) 및 전압 검출기(220)에 더해, 피드백 신호 생성부(230) 및 피드백 컨트롤러(240)를 구비한다. [0050]피드백 신호 생성부(230)는, 슬레이브 채널의 전원 유닛(200_2~200_N)으로부터 전압 검출 신호(Vs₂~Vs_N)를 수신하고, 전체 채널(CH1~CHN)의 전압 검출 신호(Vs₁~Vs_N)에 따른 피드백 신호(Vfb)를 생성한다. 예를 들면 피드백 신호(Vfb)는, 복수의 전압 검출 신호(Vs₁~Vs_N)의 단순 평균값이어도 좋다. 한편, 피드백 신호(Vfb)는 그에 한정되지 않는다. [0051]예를 들면 복수의 채널의 전원 유닛(200_1~200_N)에 편차가 존재하는 경우, 편차를 고려한 계수를 이용하여, 가중 평균을 취해도 좋다. [0052]피드백 컨트롤러(240)에는, 목표값(Vref)이 입력된다. 피드백 컨트롤러(240)는, 피드백 신호(Vfb)가 목표값(Vref)에 접근하도록, 제어 신호(Vctrl)의 신호 레벨(크기)을 피드백 제어한다. [0053]피드백 컨트롤러(240)가 생성한 제어 신호(Vctrl)는, 마스터 채널의 출력단(210)에 공급된다. 더욱이 이 제어 신호(Vctrl)는, 마스터 채널의 전원 유닛(200_1)으로부터, 슬레이브 채널의 전원 유닛(200_2~200_N)에 전송된다. 그리고 전체 채널(CH1~CHN)의 출력단(210)은, 마스터 채널(CH1)의 피드백 컨트롤러(240)가 생성하는 제어 신호(Vctrl)에 따라 동작한다. [0054]이상이 전원 장치(100)의 기본 구성이다. [0055]이 구성에 의하면, 복수 채널(CH1~CHN)의 전원 유닛(200_1~200_N)의 출력단(210)이, 같은 제어 신호(Vctrl)에 따라 동작한다. 그 때문에, 채널마다의 세틀링 성능의 편차를 해소할 수 있고, 이에 의해, 채널수(N)를 늘렸을 때 세틀링 시간이 증가하는 것을 억제할 수 있다. [0056]본 개시는, 도 4의 블록도나 회로도로서 파악되는, 혹은 상술한 설명으로부터 도출되는 다양한 장치, 방법에 이르는 것이고, 특정의 구성에 한정되는 것은 아니다. 이하, 본 발명의 범위를 좁히기 위한 것은 아니고, 발명의 본질이나 동작의 이해를 돕고, 또한 그들을 명확화하기 위해, 더욱 구체적인 구성예나 실시예를 설명한다. [0057](실시예 1) [0058]도 5는, 실시예 1에 따른 마스터 채널의 전원 유닛(200_1)의 구성예를 나타내는 블록도이다. 이 전원 유닛(200_1)은 전류 클램프 기능을 갖는다. 구체적으로는 전원 유닛(200_1)은, 도 4의 전원 유닛(200_1)에 더해, 전류 검출기(250)를 구비한다. 전류 검출기(250)는, 출력단(210)의 출력 전류(I_OUT)를 나타내는 전류 검출 신호(Is₁)를 생성한다. 이 전류 검출 신호(Is₁)는, 피드백 컨트롤러(240)에 입력된다. [0059]피드백 컨트롤러(240)는, 전류 검출 신호(Is₁)가 소정의 한계값보다 낮은 상태에서는, 상술한 바와 같이, 피드백 신호(Vfb)가 목표값(Vref)에 접근하도록, 제어 신호(Vctrl)를 생성한다(정전압 제어). 한편, 전류 검출 신호(Is₁)가 한계값을 초과한 상태에서는, 정전압 제어가 무효가 되고, 전류 검출 신호(Is₁)가 한계값에 접근하도록, 제어 신호(Vctrl)를 생성한다(전류 클램프 제어). [0060]전류 클램프 기능에 관한 하드웨어는 마스터 채널에만 마련되고, 혹은 후술하는 바와 같이, 마련되는 경우에도, 슬레이브 채널에 있어서 해당 하드웨어는 무효화된다. [0061]마스터 채널에 있어서 전류 검출 신호(Is₁)가 한계값을 초과하면, 전류 클램프 제어를 위한 제어 신호(Vctrl)가 생성되고, 이에 의해, 전체 채널의 출력단(210)이 동작한다. 즉 전류 클램프 제어는, 마스터 채널이 주도하여 전체 채널에서 일제히 유효해진다. 따라서, 도 1의 구성에 있어서 발생하고 있던, 전류 클램프 제어와 정전압 제어와의 혼재를 방지할 수 있고, 세틀링 시간이 길어지는 것을 억제할 수 있다. [0062]한편, 도 3을 참조하여 설명한 바와 같이, 복수 채널을 스택하는 경우, 가장 고전위측의 채널이, 아이솔레이션 용량(C_ISO)의 영향을 받기 어렵고, 따라서 돌입 전류가 발생하기 어렵다고 할 수 있다. 따라서, 마스터 채널에 전류 클램프 기능을 실장하는 경우, 돌입 전류가 발생하기 어려운 최상단의 채널을 마스터 채널로 하는 것에 의해, 전류 클램프가 걸리기 어려워지기 때문에, 세틀링 시간을 더욱 단축할 수 있다. [0063](실시예 2) [0064]마스터 채널의 전원 유닛(200)과, 슬레이브 채널의 전원 유닛(200)은, 처음부터 별도의 구성으로 설계해도 좋지만, 이하에서 설명하는 바와 같이, 같은 구성으로 하여, 마스터 채널로서 동작시킬 때의 모드와, 슬레이브 채널로서 동작시킬 때의 모드를, 전환 가능하게 구성해도 좋다. [0065]도 6은, 실시예 2에 따른 전원 유닛(200)의 블록도이다. 이 전원 유닛(200)은, 마스터 채널과, 슬레이브 채널의 양쪽에서 사용 가능하다. 전원 유닛(200)은, 모드 셀렉터(260), 멀티플렉서(스위치)(270)를 구비한다. [0066]모드 셀렉터(260)는, 마스터 채널에서 사용될 때 마스터 모드, 슬레이브 채널에서 사용될 때 슬레이브 모드인 것을 나타내는 모드 제어 신호(MODE)를 생성한다. 모드 제어 신호(MODE)는, 피드백 신호 생성부(230), 피드백 컨트롤러(240), 전류 검출기(250)의 인에이블(enable) 단자에 입력되고, 이들의 블록은, 모드 제어 신호(MODE)가 마스터 모드를 나타낼 때 인에이블, 슬레이브 모드를 나타낼 때 디스에이블(disable)이 된다. [0067]멀티플렉서(270)의 하나의 입력 노드에는, 동일한 전원 유닛(200) 내의 피드백 컨트롤러(240)의 출력이 접속된다. 또한 멀티플렉서(270)의 다른 입력 노드에는, 다른 전원 유닛(200)에 있어서 생성된 제어 신호(Vctrl)가 입력 가능하게 되어 있다. 멀티플렉서(270)는, 모드 제어 신호(MODE)가 마스터 모드를 나타낼 때, 동일한 전원 유닛(200) 내의 제어 신호(내부 제어 신호)(Vctrl_int)를 선택하고, 슬레이브 모드를 나타낼 때 다른 전원 유닛(200)으로 생성된 외부로부터의 제어 신호(Vctrl_ext)를 선택한다. [0068]또한 전원 유닛(200)은, 그 내부에서 생성한 제어 신호(Vctrl_int), 전압 검출 신호(Vs_i)는, 외부에 출력 가능하게 되어 있다. 또한 전원 유닛(200)은, 외부에서 생성된 제어 신호(Vctrl_ext), 전압 검출 신호(Vs_i)를 수신 가능하게 되어 있다. [0069]도 7(a), (b)는, 마스터 모드, 슬레이브 모드에 있어서의 도 6의 전원 유닛(200)의 상태를 나타내는 도면이다. 도 7(a), (b)에 있어서, 디스에이블이 되는 블록이나 신호선은 일점 쇄선으로 나타낸다. [0070]도 8은, 전원 유닛(200)의 구체적인 구성예를 나타내는 블록도이다. 이 전원 유닛(200)은, 그 제어계가 디지털 회로의 아키텍처로 실장되고, 검출 신호나 제어 신호는 디지털 신호이다. [0071]출력단(210)은, D/A 컨버터(212) 및 파워 앰프(214)를 포함한다. 출력단(210)은, 입력된 디지털의 제어 신호(Vctrl)를 아날로그의 제어 신호로 변환한다. 파워 앰프(214)는, 아날로그의 제어 신호를 증폭하여, 양극 출력(OUTP)에 출력한다. [0072]전압 검출기(220)는, 전압 센스 앰프(222)와 A/D 컨버터(224)를 포함한다. 전압 센스 앰프(222)는, 2개의 출력 OUTPT와 OUTN 사이의 전압(Vi)을 증폭한다. A/D 컨버터(224)는, 센스 앰프(222)의 출력을 디지털의 전압 검출 신호(Vs_i)로 변환한다. 전압 검출 신호(Vs_i)는 인터페이스 회로(280)를 통해 다른 채널과 공유 가능하게 되어 있다. [0073]피드백 신호 생성부(230)는, 가감산기(232) 및 나눗셈기(234)를 포함한다. 가감산기(232)는, 같은 채널 및 다른 채널의 전압 검출 신호(Vs_i)를 가산한다. 나눗셈기(234)는, 가감산기(232)의 출력을, 채널수(N)로 나누고, 평균값에 따른 피드백 신호(Vfb)를 생성한다. 나눗셈기(234)는, 가감산기(232)의 출력에 계수 1/N을 곱셈하는 계수 회로로도 파악할 수 있다. [0074]전류 검출기(250)는, 센스 저항(252), 센스 앰프(254), A/D 컨버터(256)를 포함한다. 센스 저항(252)은, 출력단(210)의 출력 전류(I_OUT)의 경로상에 마련된다. 센스 저항(252)에는, 출력 전류(I_OUT)에 비례한 전압 강하가 발생한다. 센스 앰프(254)는, 센스 저항(252)의 전압 강하를 증폭한다. A/D 컨버터(256)는, 센스 앰프(254)의 출력을 디지털의 전류 검출 신호(Is_i)로 변환한다. 피드백 컨트롤러(240)에는, 전압의 목표값(Vref)과, 전류의 한계값(Ilim)이 입력된다. [0075]가감산기(242)는, 목표값(Vref)과 피드백 신호(Vfb)의 차분(전압 오차(Verr))을 생성한다. 가감산기(246)는, 한계값(Ilim)과 전류 검출 신호(Isi)의 차분(전류 오차(Ierr))을 생성한다. [0076]셀렉터(248)는, Is_i＜Ilim일 때에, 전압 오차(Verr)를 선택하고(정전압 제어), Is_i＞Ilim일 때에, 전류 오차(Ierr)를 선택한다(전류 클램프 제어). [0077]필터(244)는, 셀렉터(248)의 출력에 따라, 제어 신호(Vctrl)를 생성한다. 이에 한정되지 않지만, 필터(244)는, PI(비례 적분) 제어기나 PID(비례 적분 미분) 제어기 등으로 구성할 수 있다. 정전압 제어에서는, 전압 오차(Verr)가 제로에 접근하도록, 제어 신호(Vctrl)의 레벨이 피드백에 의해 조절되고, 전류 클램프 제어에서는, 전류 오차(Ierr)가 제로에 접근하도록, 제어 신호(Vctrl)의 레벨이 피드백에 의해 조절된다. 필터(244)의 파라미터는, 정전압 제어와 전류 클램프 제어에서 전환해도 좋다. [0078]피드백 컨트롤러(240) 및 피드백 신호 생성부(230)는, CPU(Central ProcessingUnit), DSP(Digital Signal Processor) 또는 FPGA(Field Programmable Gate Array) 등으로 구성할 수 있다. [0079]인터페이스 회로(280)는, 다른 채널의 인터페이스 회로(280)와 사이에서, 전압 검출 신호나 제어 신호(Vctrl)를 송수신 가능하다. [0080]도 9는, 도 8의 전원 유닛(200)을 2개 조합한 전원 장치의 동작 파형도이다. 실시형태에 따른 전원 장치와 종래의 전원 장치 각각의 파형이 도시된다. 1단 1000V 출력의 전원 유닛이 2채널 스택되어 있고, 출력 전압은 2000V이다. 종래 방식의 파형(ii)에서는, 전압 인가 직후의 상승이 빠르지만, 1000V를 초과한 부근으로부터의 상승이 완만하다. 이는 상단의 채널은 전압 인가 제어의 세틀링 파형이 되는 한편, 하단의 채널이 정전 용량으로의 돌입 전류에 의한 전류 클램프 제어가 되어 세틀링 시간의 증가를 초래하고 있기 때문이다. 이에 대해 실시형태에 따른 파형(i)은, 전압 인가 제어에서 양자의 채널이 밸런스를 취하면서 동작하기 때문에, 세틀링 시간을 단축되어 있는 것을 알 수 있다. 본 실시형태에 의하면, 2000V로의 세틀링 시간을 종래 방식의 12ms에서 4ms로 종래에 비해 1/3 이하로 단축되어 있는 것을 확인할 수 있었다. [0081]이상, 본 개시에 대해, 실시형태를 바탕으로 설명했다. 이 실시형태는 예시이고, 그들의 각 구성 요소나 각 처리 프로세스, 그들의 조합에는, 다양한 변형예가 존재할 수 있다. 이하, 이러한 변형예에 대해 설명한다. [0082]도 8에서는, 그 제어계가 디지털 회로의 아키텍처로 실장되는 전원 유닛(200)에 대해 설명했지만, 이에 한정되지 않고, 제어계를 아날로그 회로로 구성해도 좋다. [0083]전류 클램프 기능에 대해, 마스터 채널에 있어서 출력 전류를 감시하는 것으로 했지만, 그에 한정되지 않는다. 예를 들면, 하나의 슬레이브 채널에 있어서 출력 전류를 감시하고, 슬레이브 채널에 있어서 얻어진 전류 검출값을, 마스터 채널에 송신해도 좋다. 마스터 채널의 피드백 컨트롤러(240)는, 슬레이브 채널의 전류 검출 신호(Is)에 따라, 전류 클램프 제어를 걸어도 좋다. [0084]혹은 전체 채널의 전류 검출기를 유효화하고, 슬레이브 채널로부터 마스터 채널에 전류 검출 신호를 송신하도록 해도 좋다. 마스터 채널의 피드백 컨트롤러(240)는, 전체 채널의 전류 검출 신호의 최대값이, 한계값(Ilim)을 초과하지 않도록, 전류 클램프 제어를 걸어도 좋다. [0085]실시형태는, 본 발명의 원리, 응용을 나타내고 있는 것에 불과하고, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 많은 변형예나 배치의 변경이 인정된다. 산업상 이용가능성 [0086]본 발명은, 디바이스에 전원 전압 혹은 전원 전류를 공급하는 전원 장치에 관한 것이다. 부호의 설명 [0087]1: DUT 2: 시험 장치 100: 전원 장치 200: 전원 유닛 210: 출력단 220: 전압 검출기 230: 피드백 신호 생성부 240: 피드백 컨트롤러 250: 전류 검출기 260: 모드 셀렉터 270: 멀티플렉서 280: 인터페이스 회로